Przedmiotem wynalazku jest urzadzenie zwielo¬ krotnienia cyfrowego.Zasada zwielokrotnienia cyfrowego jest znana np. z artykulu F.J. Witta pt. „Experimental 224 Mb/s digital multiplexerdemultiplexer using pulse stuffing synchronization" zamieszczony w „Sell system Technical Journal", listopad 1965, str. 1843—1885 oraz z artykulu Yvon Madec, „Les eauipments de multiplexage numeriaue" w L'Echo des Recherches", styczen 1973, str. 59—87.Urzadzenie zwielokrotnienia cyfirowego realizuje zwielokrotnienie przez podzial w czasie cyfrowych sygnalów wejsciowych o jednej czestotliwosci tak, ze uzyskuje sie jeden zbiorczy sygnal cyfrowy o wiekszej czestotliwosci. Pólkrotnica odbiorcza realizuje operacje odwrotna. Sygnal zbiorczy po¬ winien zawierac powtarzany okresowo sygnal, okreslajacy koniec ramki, czyli sygnal synchroni¬ zujacy, stanowiacy sygnal odniesienia dla pól- krotnicy odbiorczej.W przypadku sieci asynchroniczej generatory sygnalów wejsciowych sa niezalezne, ale moga byc plezjosynchroniczne, to znaczy moga wszystkie miec taka sama czestotliwosc (nominalna, przy czym zmiany wokól tej czestotliwosci sa zawarte w okreslonych granicach. Przed przeprowadzeniem zwielokrotnienia czasowego konieczne jest zsyn¬ chronizowanie wzajemne sygnalów skladowych.Zazwyczaj dodaje sie pewna liczbe bitów na se¬ kunde do kazdego sygnalu wejsciowego, aby ogólna ilosc bitów na sekunde byla nieco wieksza od przeplywnosci znamionowej sygnalu wejscio¬ wego. W tak przetworzonym sygnale niedomiar ilosci bitów na sekunde jest uzupelniony przez bity dodatkowe, nazywane bitami dopelniajacymi.Zwielokrotnienie takich dopelnionych sygnalów nazywane jest zwielokrotnieniem z dopelnianiem nadmiarowym.Dla prawidlowego odtwarzania sygnalów wejscio¬ wych pólkrotnica obiorcza musi wiec rozpoznawac i usuwac bity dopelniajace. W tym celu bity te, o ile istnieja, musza miec dokladnie okreslone po¬ lozenie w ramce. Ich obecnosc lub brak sa sygna¬ lizowane przez wartosc logiczna systematycznie wprowadzanych bitów skazywania dopelnienia.Jesli N jest liczba wejsciowych sygnalów plezjo- synchronicznych, Fe ich znamionowa przeplyw¬ noscia, a Fs NFe — znamionowa przeplywnoscia sygnalu zbiorczego, to Fs = NFe(l + s)-(l +Q) (1) gdzie: Q jest liczba bitów informacyjnych w ramce, P — liczba bitów uzupelniajacych ramke (synchronizacja, wskazanie dopelnienia i ewentual¬ nie bity sluzbojwe), a Fd = e Fe— znamionowa czestotliwoscia dopelnienia.Krotnica cyfrowa zawiera kilka kanalów przeno¬ szacych sygnaly o okreslonej przeplywnosci i jeden kanal o innej przeplywnosci. Przeplywnosci kana¬ lów cyfrowych sa okreslone przez Sluzby Teleko- 100 128100 128 munikacyjne w róznych krajach i sa nazywane przeplywnosciami hierarchicznymi, a niektóre przeplywnosci sa ponadto ustalone na szczeblu miedzynarodowym. Moze sie zdarzyc, ze prze¬ plywnosci sa rózne w róznych kragach. Na przy¬ klad w jednym kraju stosowane sa hierarchiczne przeplywnosci 8,34 i 140 Mb/s, i takie kraje beda dalej nazywane krajami 8-34-140 Mb/s, podczas gdy w innym kraju moga byc hierarchiczne tylko przeplywnosci 8 i 140 Mb/s i takie kraje nazwie¬ my krajami 8-140 Mb/s.Dopelnienie bitami jest procesem zwiazanym ze zwielokrotnieniem w systemie nosnym czasowym fnadaje sie do wykorzystania w przypadkach, gdy ^wieloknotinaanc sygnaly pochodza z niezsynchro¬ nizowanych zródel. < i Wobec tego w krajach 8*-34-140 Mb/s zarówno ^yCnate. 8 JVtb/s jak i 34 Mb/s moga pochodzic z measynchroflidigojwanyich zródel i musza byc pod¬ dawane dopelnieniu przed zwielokrotnianiem w czasie przy przetiwarizandu na sygnaly odpo¬ wiednio, 34 Mb/s i 140 Mb/s.W krajach 8-140 Mb/s mozliwe jest dopelnianie i zwielokrotnianie w czasie sygnalów 8 Mb/s bez¬ posrednio do 140 Mb/s. Ale wówczas niemozliwe jest przeprowadzenie procesu odwrotnego dla uzy¬ skania sygnalu 34 Mb/s, Mozliwe jest równiez konwencjonalne postepowanie dwustopniowe, tzn. najpierw dopelnienie i zwielokrotnienie czasowe sygnalu 8 Mb/s do 34 Mb/s; a nastepnie dopelnie¬ nie i zwielokrotnienie w czasie sygnalów 34 Mb/s do 140 Mb/s. Oczywiscie w tym przypadku sygnaly 34 Mb/s pochodzace z przetworzonych dopelnio¬ nych sygnalów 8 Mb/s beda synchroniczne i nie beda zawierac bitów dopelniajacych. Ale dla umozliwienia przetworzenia ich do stanu pierwot¬ nego, sygnaly 34 Mb/s musza zostac uzupelnione bitami wskazywania dopelnienia. Ten dwustop¬ niowy proces obejmuje wiec dwukrotne dopelnie¬ nie i dwukrotne przeprowadzenie zwielokrotnienia w czasie.Operacja dopelniania obejmuje bezwarunkowe wprowadzenie do ramki bitów uzupelniajacych i warunkowo wprowadzenie odpowiedniej liczby bitów dopelniajacych, przy czym liczba tych bitów uzalezniona jest od wartosci rzeczywistej prze¬ plywnosci przetwarzanych sygnalów w porówna¬ niu z okreslona przeplywnoscia nominalna.Nadawcza czesc znanego urzadzenia zwielokrot¬ nienia cyfrowego ma szesnascie kanalów wejscio¬ wych, kazdy o nominalnej przeplywnosci okolo 8 Mb/s. Kanaly te dochodza do pierwszego stopnia urzadzenia, kazdy do odpowiedniego ukladu reali¬ zujacego operacje przekodowania sygnalów wejs¬ ciowych na sygnaly w kodzie dwójkowym, nada¬ jace sie do zwielokrotniania i wyodrebniania sygnalu taktowego. Pierwsza z tych eperacji moze zostac zrealizowana za pomoca transkodera dwój¬ kowego HDB3. Kod HDB3 jest znany np. z ma¬ terialów CCITT, Special Committee D, Contribu- tion No 33, 23 wrzesnia, 1969 r. Kazdy z ukladów przekodoiwujacych i wyodrebniajacych sygnal tak¬ towy ma dwa wyjscia, jedno dla informacji cyfro¬ wej, a drugie dla sygnalu taktowego. Wyjscia te 40 50 55 65 dolaczone sa do wejsc ukladu pamieci i dopelnia¬ nia nadmiarowego.Kazdy z ukladów pamieci i dopelniania nad¬ miarowego zawiera pamiec buforowa, której wejscie zapisu dolaczone jest do wyjscia informa¬ cji cyfrowej w ukladzie przekodowujacym a wejscie posuwu zapisu do wyjscia sygnalu taktowego w tymze ukladzie, przy czym pamiec buforowa moze byc np. rejestrem przesuwnym, obwód stero¬ wania odczytem, dolaczony do wejscia posuwu od¬ czytu pamieci buforowej dla doprowadzania sygnalu taktowego z generatora taktowego, kom¬ parator fazy, którego wejscia dolaczone sa do wejsc posuwu zapisu i odczytu w pamieci, oraz obwód sterowania dopelnianiem, którego wejscia dolaczone sa do wyjscia komparatora fazy i gene¬ ratora taktowego, a wyjscie do wejscia obwodu sterowania odczytem.Wyjscia informacyjne kazdych czterech ukladów pamieci i dopelniania nadmiarowego dolaczone sa do wejsc jednej pólkrotnicy nadawczej, sterowanej przez generator taktowy, przy czym pojedyncze wyjscie kazdej z tych pólkrotmac dolaczone jest do wejscia ukladu przekodawania i ponownego synchronizowania. Pólkrotnice te moga byc prze¬ twornikami równoleglo-szeregowymi, np. rejestra¬ mi przesuwnymi, i zawieraja elementy kombina¬ cyjne typu I dla wprowadzenia do ramki bitów wskazywania dopelnienia i bitów sluzbowych. Na¬ lezy podkreslic, ze bity synchronizujace, wskazu¬ jace dopelnienie i sluzbowe sa bezwarunkowo wprowadzane do wszystkich ramek, przy czym odczyt zawartosci pamieci buforowej jest wstrzy¬ mywany podczas wprowadzania bitów przez sygnal na wyjsciu generatora podstawy czasu, podczas gdy bity dopelniajace sa wprowadzane tylko wte¬ dy, gdy obwód sterowania dopelnieniem wygene¬ ruje sygnal rozkazu dopelnienia.Umieszczone na wyjsciu pierwszego stopnia na¬ dawczej czesci urzadzenia uklady przekodowania i ponownego synchronizowania realizuja przetwa¬ rzanie sygnalu binarnego na sygnal zakodowany w sposób umozliwiajacy przekazanie go kanalami o przeplywnosci 34 Mb/s do drugiego stopnia czesci nadawczej urzadzenia. Tendrugi stopnien ma kon¬ strukcje analogiczna do pierwszego, z tym, ze ma 4 kanaly wejsciowe i jeden wyjsciowy o przeplyw¬ nosci 140 Mb/s.Czesc odbiorcza znanego urzadzenia zwielokrot¬ nienia cyfrowego ma kanal wejsciowy o przyplyw- nosci 140 Mb/s, który dolaczony jest do wejscia pierwszego stopnia, które jest jednoczesnie wejs¬ ciem ukladu realizujacego przekodowanie i wy¬ odrebnienie sygnalu taktowego. Przetworzony sygnal doprowadzany jest na wejscie pólkrotnicy odbiorczej, która ma cztery wyjscia. Kazde z tych wyjsc dolaczone jest do ukladu pamieci i usuwa¬ nia bitów dopelniajacych. Kazdy taki uklad za¬ wiera pamiec buforowa, której wejscie zapisu do¬ laczone jest do wyjscia pólkrotnicy bezposrednio, a wejscie przesuwu zapisu posrednio, poprzez obwód sterowania zapisem, otrzymuje równiez sygnal z generatora takfowego za posrednictwem obwodu rozpoznawania dopelnienia, dolaczonego100128 ST równiez do wejscia zapisu. Pamiec moze miec np. osiem stopni i ma wyjscie odczytu i wejscie prze¬ suwu odczytu. Wejscia przesuwu zapisu i odczytu dolaczone sa do wejsc komparatora fazy, którego wejscie dolaczone jest do obwodu zawierajacego 5 filtr, dolnoprzepustowy i sterowany napieciowo generator. Wyjscie generatora steruje odczytem zawartosci pamieci buforowej. Obwód sterowania odczytem otrzymuje z generatora taktowego, syn¬ chronizowanego sygnalem taktowym wyodrebnia- io nym z sygnalu wejsciowego, sygnal taktowy, a z obwodu rozpoznania dopelnienia sygnal roz¬ poznania i pozycji dopelnienia.Wyjscia informacyjne ukladów pamieci i usu¬ wania'bitów dopelniajacych dolaczone sa do ukla- 15 dów przektfeTówujacych i ponownie synchronizuja¬ cych/Sygnaly wyjsciowe pierwszego stopnia czesci odbiorczej urzadzenia, o przeplywnosciach 34 Mb/s, doprowadzane sa czterema kanalami na wejscia drugiego stopnia, który rozdziela cztery sygnaly wejsciowe na szesnascie wyjsciowych i ma kon¬ strukcje analogiczna do pierwszego stopnia z tym, ze powtórzona czterokrotnie. Kanaly wyjsciowe tego stopnia maja przeplywnosc 8 Mb/s.Celem ,wynalazku jest opracowanie urzadzenia zwielokrotnienia cyfrowego, w którym sygnaly po¬ srednie sa synchroniczne, poniewaz uzyskiwane sa^ przez zwielokrotnienie dopelnionych sygnalów o'malej przeplywnosci, a wiec w ogóle nie musza by£. dopelniane lub moga byc dopelniane stala liczba bitów. Dopelnianie stala liczba bitów stosuje sie, gdy sygnal przeplywnosci posredniej, uzyska¬ ny przez zwielokrotnienie dopelnionych sygnalów skladowych o malej czestotliwosci, ma byc powtófnnlie, poddamy operacji zwdeJotatoiainiia w czasie z innymi sygnalami o przeplywnosci po¬ sredniej, które moga miec wieksza przeplywnosc niz te uzyskane sygnaly o przeplywnosci posred¬ niej: Dopelnianie sygnalu liczba bitów niezalezna 40 od jego przeplywnosci nazywane bedzie w dalszym ciagu „dopelnianiem systematycznym".Cel wynalazku osiagniety zostal przez to, ze urzadzenie zawiera pierwszy obwód wprowadzania bitów uzupelniajacych do sygnalów o przeplyw- « nosci posredniej, wprowadzajacy pierwsza liczbe bitów uzupelniajacych na miejsca o okreslonych adresach w ich ramce, dla uzyskania sygnalów o przeplywnosci posredniej z uzupelniona ramka, dolaczony do wejsc sterujacych pólkrotnic nadaw- 50 czych pierwszego stopnia, pólkrotnice nadawcza dla zwielokrotniania tyich sygnalów o przeplyw¬ nosci posredniej z uzupelniona ramka w ramki sygnalu o (Juzej przeplywnosci, dolaczona do wyjsc informacyjnych pólkrotnic nadawczych pierwszego & stopnia, drugi obwód wprowadzania bitów uzu¬ pelniajacych do sygnalu o duzej przeplywnosci, wprowadzajacy stala liczbe bitów dopelniajacych i druga liczbe bitów uzupelniajacych na miejsca o okreslonych adresach w ich ramce, dla uzyska- w nia sygnalów o duzej przeplywnosci z uzupelniona ramka, dolaczony do wejsc sterujacych pólkrotnicy nadawczej drugiego stopnia.Obwody pierwszy i drugi wprowadzania bitów uzupelniajacych zawieraja korzystnie zespoly & wstrzymywania dzialania obwodów pamieci w pierwszych przedzialach czasowych, odpowiada¬ jacych miejscom namM iskladowych sygnalów o malej przeplywnosci, w których to miejscach nalezy wprowadzic bity dopelniajace, .w drugich przedzialach czasowych odpowiadajacych miejscom ramki sygnalów o posredniej przeplywnosci, a, w których to miejscach nalezy wprowadzic bity uzupelniajace, i w trzecich przedzialach czasowych odpowiadajacych miejscom ramki wyjsciowego sygnalu o duzej przeplywnosci, w których to miejscach nalezy wprowadzac systematycznie bity dopelniajace d bity uzupelniajace. Czas trwania drugich przedzialów czasowych jest równy cza¬ sowi trwania miejsc ramki sygnalów o posredniej przeplywnosci, w których to miejscach nalezy wprowadzic bity uzupelniajace, podzielonemu przez liczbe wejsciowych sygnalów o malej przeplyw¬ nosci, a czas trwania trzecich przedzialów czaso¬ wych jest równy czasowi trwania miejsc ramki sygnalu o duzej przeplywnosci, w których to miejscach nalezy wprowadzic stala liczbe bitów dopelniajacych i bity uzupelniajace, podzielonemu przez iloczyn liczby sygnalów o przeplywriosciach malej i posredniej.Wedlug wynalazku dopelnienie sygnalu o po¬ sredniej przeplywnosci realizowane jest nie w miare potrzeby, miedzy sygnalem taktownym w przebiegu o przeplywnosci posredniej, a wew¬ netrznym sygnalem taktowym pólkrotnicy, lecz systematycznie w przedzialach przeznaczonych na bity uzupelniajace. Dlatego tez operacje realizo¬ wane ma poziomie sygnalu skladowego o malej przeplywnosci i sygnalu o posredniej przeplyw¬ nosci sa bardzo uproszczone i moga byc przeno¬ szone na poziom sygnalu zbiorczego o duzej prze¬ plywnosci. Sygnal taktowy przy zwielokrotnianiu sygnalów o malej przeplywnosci w sygwal o po¬ sredniej przeplywnosci i sygnal taktowy przy zwielokroftnjianiu sygnalów o posredniej przeplyw¬ nosci w sygnal o duzej przeplywnosci sa wspólza¬ lezne i moga stanowic jeden sygnal z tego samego zródla.Z zaleznosci (1) otrzymuje sie zastepujac, wejscio¬ wa przeplywnosc Fe przez posrednia przeplywr nosc Fj : Fi = Q P + Q - F„ N <2) Jezeli czestotliwosc powtarzania ramek FT=Fsf (P+Q), a przeplywnosc dopelniania zostanie wy¬ razona lw procentach czestotliwosci powtarzania Fd — x FT, otrzymuje sie: ¦Fi- Fn 9-X N W Przyklad: Fs = 139,264 Mb/s P+Q=2 928 FT= 47,562 kHz N = 4 Q=2892 x = 5/12 Ft =34,388 117 Mb/s100 128 Pierwszy obwód wpowadzania bitów uzupelnia¬ jacych zawiera korzystnie pierwszy zespól okresla¬ nia adresu, generujacy pierwsze sygnaly adresowe okreslajace adresy miejsc w ramce sygnalu o po¬ sredniej czestotliwosci, w których to miejscach 5 nalezy wprowadzic bity uzupelniajace, a drugi obwód wpnoiwadizainia bitów uzupelniajacych za¬ wiera drugi zespól okreslania adresu, generujacy drugie sygnaly adresowe okreslajace adresy miejsc w ramce sygnalu o duzej przeplywnosci, w któ- io rych to miejscach nalezy wprowadzic stala liczbe bitów dopelniajacych, przy czym do wyjsc tych zespolów okreslania adresu dolaczone sa obwody sterujace blokowaniem obwodu pamieci przez te sygnaly adresowe. !5 Obwód wprowadzania bitów uzupelniajacych do ramek sygnalu o duzej przeplywnosci moze za¬ wierac obwód wprowadzania pierwszej liczby bitów uzupelniajacych i stalej liczby bitów do- 20 pelniajacych do pierwszej grupy ramek w wielo- ramce uformowanej przez kilka kolejnych ramek sygnalu o duzej przeplywnosci, i drugiej liczby bitów uzupelniajacych i stalej liczby bitów dopel¬ niajacych do drugiej grupy ramek wieloramki.Przedmiot wynalazku zilustrowany zostal przy¬ kladem wykonania na rysunku, na którym fig. 1 przedstawia strukture ramki sygnalu o przeplyw¬ nosci . 34 Mb/s, zalecana w materialach CCITT nr 302 z listopada 1975 r. tablica 1, fig. 2a — 12-ramkowa wieloramke sygnalu o przeplywnosci 140 Mb/s, fig. 2b — pojedyncza ramke z fig. 2a, o strukturze zalecanej w tablicy 2 materialów CCITT nr 302 z listopada 1975, fig. 2c — ramke skladowa o innej strukturze, fig. 3 — schemat blokowy czesci nadawczej urzadzenia wedlug wy¬ nalazku, fig. 4 — schemat ukladu taktujacego w czesci urzadzenia z fig. 3, fig. 5 — schemat blo¬ kowy czesci odbiorczej urzadzenia wedlug wyna¬ lazku. 40 Przed opisaniem struktury czesci nadawczej i od¬ biorczej urzadzenia wedlug wynalazku opisana zostanie ramka sygnalu o przeplywnosci 34 Mb/s i przeplywnosci 140 Mb/s, co pozwoli lepiej zro- 45 zumiec strukture i dzialanie urzadzenia wedlug wynalazku.Fig. 1 przedstawia strukture sygnalu cyfrowego o przeplywnosci 34 Mb/s zalecana przez CCITT. ^ Ramka zawiera cztery sekcje, ponumerowane od 0 do 3, kazda o 384 bitach. Kazda sekcja oprócz pierwszej zaczyna sie od czterech bitów wskazuja¬ cych dopelnienie SIB. Bity dopelniajace SB, jesli sa, zajmuja cztery miejsca bitowe bezposrednio 55 za bitami wskazujacymi dopelnienie w czwartej sekcji. Sygnal synchronizacji stanowi dziesiec pierwszych bitów FB pierwszej sekcji. Po nich nastepuja dwa bity sluzbowe SeB.W ramce liczba bitów informacyjnych pochodza- *° cych z sygnalów o przeplywnosci 8 Mb/s wynosi Q = 1508, liczba bitów uzupelniajacych (synchro¬ nizujace, wskazujace dopelnienie i sluzbowe) wy¬ nosi P = 24 = (FB = 10) + (SeB = 2) + (SIB = 4x3), a liczba bitów dopelniajacych SB jest równa 4. 65 Z zaleznosci (1) uzyskuje sie przez zastapienie Fs przez Fi oraz przyjecie Fc =8,345 Mb/s: 1536 1532 Ft = 4-8,435-—- • —Mb/s = 34,368117 Mb/s Fig. 2b przedstawia strukture ramki sygnalu o przeplywnosci 140 Mb/s zalecana przez CCITT.Ramka obejmuje szesc sekcji, ponumerowanych od 0 do 5, z których kazda zawiera 488 bitów, wobec czego calkowita liczba bitów w ramce równa jest 2 928. Kazda sekcja, z wyjatkiem sekcji 0, zaczyna sie 4 bitami SIB wskazujajcyimi dopelnienie.Pierwsza sekcja zaczyna sie 12-bitowym sygnalem synchronizujacym FB, po którym nastepuje 4-bito- wy sygnal sluzbowy SeB. Ostatnia sekcja 5 za¬ wiera 4 miejsca na bity dopelniajace SB.W ramce z fig. 2b liczba bitów dopelniajacych wynosi 4, wobec czego 4 2928 g1(0) = l + £ =i+ = 2928 — 4 2924 a liczba bitów dopelniajacych wynosi P = 36, wobec czego P 36 2924 ga(0) = 1 +- = 1+ = Q 2928-4-36 2888 z zaleznosci (1) uzyskuje sie wiec: Gs = 4 x 34,368117 x g^OJ-g^O) = 139,376519 Mb/s (4) Zgodnie z zaleceniami CCITT najwieksza zna¬ mionowa przeplywnosc powinna wynosic Fs = 139,264 000 Mb/s Dla zmniejszenia Gs , a ramek takich, jak po¬ kazana na fig. 2b, w której 4 bity dopelniajace sa wprowadzane systematycznie, laczonych jest z p ramek takich, jak pokazana na fig. 2c, w której nie wprowadza sie bitów dopelniajacych, dla ufor¬ mowania wieloramki skladajacej sie za + p ramek, zawierajacej 2 928 (a + p) bitów.W wieloramce liczba bitów dopelniajacych wy¬ nosi 4 a, a liczba bitów uzupelniajacych 36 (a + 0).Wobec tego z zaleznosci (1) uzyskuje sie (5) Fs = 4-34,368117^ 4 2928 + 2928 0/« gi(0/a)«l+- g2(P/a)=l+- 2928 (1 + p/a) -4 2924 + 2928 p/« 36 (1 + p/a) 2924 + 2928 p/« 2892 (1 + p/a) -4 2888 + 2892 p/a Z zaleznosci (5) wynika 2928 + 2928 0/a 139,264 000 czyli 2888 + 2892 p/a 137,472 468 P/a = 1,4 = 7/5100 128 9 10 Wieloramka moze wiec zawierac 5 iramek z sy¬ stematycznym dopelnieniem takich, jak przedsta¬ wiona na fig. 2b, i 7 ramek bez dopelnienia takich, jak przedstawiona na fig. 2c, co pokazano na fig. 2a.Fig. 3 przedstawia czesc nadawcza urzadzenia zwielokrotnienia cyfrowego wedlug wynalazku.Urzadzenie ma szesnascie wejsciowych kanalów cyfrowych 10 do 115 o pirzeplywiniosicii 8 Mb/s. Ka¬ naly te dolaczone sa do wejsc ukladów 20 do 215 przekodowania i wyodrebniania sygnalu taktowego, z których kazdy ma dwa wyjscia, jedno dla infor¬ macji cyfrowej, a drugie dla sygnalu taktowego.Wyjscie kazdego z ukladów 20 do 215 dolaczone jest do wejscia ukladu 30 do 315 pamieci i dopelnia¬ nia nadmiarowego.Kazdy z ukladów 30 do 315 pamieci i dopelniania nadmiarowego zawiera pamiec buforowa 300, któ¬ rej wejscie zapisu dolaczone jest do wyjscia infor¬ macji cyfrowej w ukladzie 20 przekodowujacym, a wejscie posuwu zapisu do wyjscia sygnalu takto¬ wego w tymze ukladzie, przy czym pamiec bufo¬ rowa 300 moze byc np. rejestrem przesuwnym, obwód 310 sterowania odczytem, dolaczony do wejscia posuwu odczytu pamieci buforowej ,3Q0 dla doprowadzania sygnalu taktowego z ukladu taktu¬ jacego 57, komparator fazy 320 którego wejscia do¬ laczone sa do wejsc posuwu zapisu i odczytu w pamieci 300, oraz obwód 33, sterowania dopel¬ nieniem, którego wejscia dolaczone sa do wejscia obwodu 310 sterowania odczytem.Wyjscia informacji kazdych czterech ukladów do 315 pamieci i dopelnienia nadmiarowego dolaczone sa do wejsc jednej pólkrotnicy nadaw¬ czej, odpowiednio 40 3 do 412,15, sterowanej równiez przez uklad taktujacy 57, a wyjscia tych pól- krotnic nadawczych 40j8 do 412)i5 dolaczone sa po¬ przez kanaly 60 3 do 6tó15o przeplywnosci 34 Mb/s, bezposrednio do wejsc pólkrotnicy nadawczej 14, której kanal wyjsciowy 16, w który wlaczony jest uklad 15 przekodowania i ponownego synchronizo¬ wania ma przeplywnosc 140 Mb/s.Pólkrotnice nadawcze 40 3 do 41215 i 14 mozna realizowac za pomoca przetworników szeregowo- równoleglych takich, jak rejestry przesuwajace.Umieszczony na wyjsciu pólkrotnicy 14 uklad 15 przekodowujacy i ponownie synchronizujacy reali¬ zuje operacje przetwarzania kodu binarnego na kod, umozliwiajacy przekazanie informacji kana¬ lem o przeplywnosci 140 Mb/s do czesci odbiorczej urzadzenia.Czesc nadawcza urzadzenia zwielokrotnienia cyfrowego wedlug wynalazku rózni sie od znanej ze stanu techniki tym, ze nie zawiera w drugim stopniu ukladów przekodowania i wyodrebniania sygnalu taktowego, ukladów przekodowania i po¬ nownej synchronizacji w pierwszym stopniu, ani, równiez w drugim stopniu ukladów pamieci i do¬ pelniania. Wyjscia pólkrotnic 403, 447, 4811i 412lg sa bezposrednio polaczone z wejsciami pólkrotnicy 14. Czesc nadawcza urzadzenia zawiera tylko jeden uklad taktujacy 57.Jeden uklad taktujacy 57 musi dostarczac sygna¬ lu wyznaczajacego wieloramke o przeplywnosci 40 45 50 55 «0 140 Mb/s i ramki o przeplywnosci 34 Mb/s, to znaczy musi byc przystosowany do systematyczne¬ go wprowadzania nastepujacych sygnalów: 1) dla wieloramki o przeplywnosci 140 Mb/s — sygnal synchronizacji i bity sluzbowe (FB + SeB): (12 + 4)xl2 = 192 bity, — sygnal wskazywania dopelnienia (SIB): (5x4)xl2 = 240 bitów, — sygnal dopelnienia (SB): 4x5 = 20 bitów, przy czym wprowadzanie bitów uzupelniajacych FB + +SeB+SIB = 192 + 240 = 432 i bitów dopelniaja¬ cych SB = 20 jest systematyczne. 2) dla ramki o przeplywnosci 34 Mb/s — sygnal synchronizujacy i bity sluzbowe (FB + +SeB) = 10 + 2 = 12 bitów, — sygnal wskazywania doipelnieniia (SIB): 2x4 = = 12 bitów, — sygnal dopelniajacy (SB) = 4 bity, przy czym dwa pierwsze sygnaly sa wprowadzane bezwarun¬ kowo, a ostatni tylko w razie potrzeby.Wprowadzanie bitów uzupelniajacych (synchro¬ nizacja, wskazywanie dopelnienia i bity sluzbowe) i wlasciwych bitów dopelniajacych nie jest reali¬ zowane w odniesieniu do sygnalów 34 Mb/s w obwodzie dopelniajacym, poniewaz takiego obwodu urzadzanie nie zawiera, natomtiiasit jest prowadzone bezposrednio w odniesieniu do sygna¬ lów 8 Mb/s przed ich zwielokrotnieniem. W po¬ nizszej tabeli podane sa zaleznosci miedzy liczbami niezapelnionych miejsc, jakie nalezy zapewnic w ramkach sygnalów o poszczególnych przeplyw- noisciiaich dla usuipelniema ich potrzebna liczba bitów dopelniajacych. W ramce 140 Mb/s bity synchronizacji razem z bitami sluzbowymi tworza grupy 16-bitowe, bity wskazujace dopelnienie grupy 4-bitowe i bity dopelniajace grupy 4-bitowe.W ramce 34 Mb/s bity synchronizacji razem z bitami sluzbowymi tworza grupy 12-bitowe, bity wskazujace dopelnienie.. grupy 4-bitowe i bity do¬ pelniajace grupy 4-bitow£. Tablica podaje wobec tego liczbe pustych miejsc w ramce 8 Mb/s jaka nalezy zapewnic dla umozliwienia wprowadzenia' odpowiednio 16* 4 i 4 bitów w ramce 140 Mib/ls i 12,4 i 4 bitów w ramce 34 Mb/s. €5 SB+SeB SIB SB FB+SeB SIB SB Ramka prze¬ plywnosci 140 Mb/s 16 = 12+4 4 4 Ramka prze¬ plywnosci 34 Mb/s 4 = 3+1 1 1 12 = 10+2 4 4 Ramka prze¬ plywnosci 8 Mb/s 1 = 3/4+1/4 1/4 1/4 3 = 2i/a+l/2 1 1100 128 ir 12 Uklad taktujacy 57. jegt pokazany na fig. 4. Za¬ wiera generator 579 sygnalu 139,264 MHz generu¬ jacy impulsy o czestotliwosci powtarzania równej przeplywnosci ostatecznie zwielokrotnionego sy¬ gnalu-i dwa zespoly po trzy dzielniki czestotliwosci 571, 572, 573 i 581, 582, 583 przeznaczone do reali¬ zacji dopelniania ramek sygnalu, odpowiednio 34 Mb/s i 8 Mb/s. Pierwszy dzielnik czestotliwosci 571, 581 w kazdym z tych zespolów dzieli przez liczbe; N zwielokrotnianych kanalów, która wynosi 4 zarówno w przypadku sygraalu o malej jak i po- sredmiea czestotliwosci. Drugie dzielniki czestotli¬ wosci,. 573, 582.: dziela przez wspólczynnik wyzna¬ czony stosunkiem liczby bitów w sekcji ramki do liczba.. zwaelokanotnianych kanalów. Dla sygnalu o czestotliwosci posredniej wspólczynnik ten ma wartosc 488/4 = 122, a dla malej 384/4 = 96. Tirzeoi dziekiifc 5t$s 581 czestotliwosci w kazdym zespole dzieli przez liczbe sekcji w ramce, tj. przez $ dla sygnalu, posredniej czestotliwosci i przez 4 dla sygnaju, o malej czestotliwosci.Sygnaly wyjsciowe z dzielników czestotliwosci 571, 572 i 573 sa dostarczane do ukladu 574 urucha¬ miajacego dopelnianie i do ukladu 575 sterowania odciytdmw. Wyjscie ukladu 574 jest polaczone z lifcgniliiem 590 ramek 140 Mb/s, który steruje elewwntem I. SMu.. Wyjscie ukladu, sterowania pd- czytem 575fiest dolaczone przez element I 591 do lancucha. dzielników cz^totUwosc; 5&1, 582 i 583.Sygnply z wyjsc dzielników czestotliwosci 581, 582, 58fy sa,vpodawane do ukJadu ,584 uruchamiajacego dowliiienie i.«fo ukladu J^85 sterowania odczytem.Kojfoóa*ki wyjsciowe-5*01 i 570$ ukladów 584 i 585 sa polaczone z upadami pamieci i dopelniania 3a dotS^ Oziciraki czestotliwosci sa, równiez pola¬ czone z uJOad^m wprowadzajacym 586, który ste¬ ruje, wprowadzaniem do ramki o przeplywnosci 8 Mb/s dwsóch i pól bitu sygnalu synchronizuja¬ cego pói-bi*^ sluzbom i iedmago bitu wskaizuja- cego dopelnienie.Uklad wprowadzania 58tf steruje elementami bramlrt^acymi umieszczanymi miedzy generatorami bitów' synehroniraejt 587, bitów siwzboiwych 58» i bttów wskakujacych dopelnienie 589. Uklad wpro- wfcdMtfacy 53* wytwarza równiez na koncówce 57tt«ygftal wejsciowy blokujacy wejscia przetwor¬ nika równoleglo-szeregowega pólkrotnic 4g3, 447 48,n» i 4i2,i5 dla zatrzymania sygnalu o przeplyw¬ nosci 8 Mb/s* podiczais wpirowadizanda biitóiw uzupel¬ niajacjeb. Element I 591 sterowany przez uklad 574 uruchamiajacy., dapelruenie przewodzi sygnal 34, ftta Mb^s z j^r^diuiego,stopnia 572 ukladu taktuja^go. 57 do^n^k^zestotUwsfciowego stopnia 57x tego ukladu z wyjatkiem czasu wprowadzenia bitów uzupelniajacy^ i dopelniajaeycb do wielo- ramki z fig. 2a. Wobec tego nie wszystkie bity doprowadzanego sygnalu 34, 8*& MHz sa faaasraite- wane prze* element I 591 i sygnal wyjsciowy ma czestotliwosc 34,368117 MHz. Wyjscie elementu I Sal jest polaczone z zaciskiem 5704, na którym pojawia sie sygnal o przeplywnosci 34,368117 Mb/s.Dzielniki czestotliwosci 571, 572 i 573 sa równo¬ czesnie polaczone z ukladem wprowadzajacym 576, który steruje wprowadzeniem do ramki o prze¬ lot 40 50 55 60 65 plywnosci 34 Mb/s trzech bitów sygnalu synchro¬ nizacji, jednego bitu sluzbowego, jednego bitu wskazujacego dopelnienie i jednego bitu dopelnia¬ jacego. Ten ostatni bit jest umieszczany tyilko w pieciu ramkach na dwanascie. Uklad wprawa* dzajacy 576 steruje elementami bramkujacymi umieszczonymi miedzy generatorami bitów syn¬ chronizacji 577, bitów sluzbowych 578 i bitów wskazujacych dopelnienie i bitów; dopelnienia 579.Uklad wprowadzajacy 576 wytwarza równiez na zacisku 5705 sygnaly blokujace wejscia przetwor¬ nika równoleglo-szeregowego pólkrotnicy 14.Wyjscie generatora 570 sygnalu taktowego jest polaczone z zaciskiem 5706, na którym pojawia sie sygnal Ov przeplywnosci 140 Mb/s. ;l Z fig. 4 wynika, ze miejsca dla systematycznego wprowadzania biftów dopelniajacych ramke ó< prze¬ plywnosci 34 Mb/s sa wytwarzane w czasie* for¬ mowania ramki o przeplywnosci 8-Mb/s, a miejsca dla systematycznego wprowadzania bitów dopel¬ niajacych ramke o przeplywnosci 140 Mb/s sa wy¬ twarzane w Czasie'formowania ramki o przeplyw¬ nosci 34 Mb/s. Powracajac do przykladu podanego poprzednio, pojecie1 nie dopelniona posrednia prze¬ plywnosc * — to znaczyi przeplywnosc 34 Mb/s, z pustymi miejscami dla wprowadzania bitów do*- pelniaJacych, jest równa, przy zalozeniu, ze 35136-foa/toiwa • wae&oramka zawiera 36xl2i+4x5 = 452 bitów uzupelniajacych zawierajacych systematycz¬ nie dopelniajacy bit w 5 ramkach na 12, uzyskuje sie 139,264 000 , 35 136 — 452 P,= 1^r- = 34,368 117 Mb/s Fig. 5 przedstawia czesc odbiorcza urzadzenia wedlug wynalazku.Nalezy zauwazyc, ze w przypadku czesci na¬ dawczej sygnaly, o przeplywnosci 8 Mb/s sa plezjo- synchroniczne, a sygnaly o przeplywnosci 34 Mb/s sa synchroniczne, natomiast w przypadku czesci odbiorczej sygnaly o przeplywnosci, 8 Mb/s sa ple- zjosynchroniczne, a, sygnaly o przeplywnosci 34 Mb/s równiez moga byc plezjosynchroniczne, poniewaz sygnal o przeplywnosci 34 Mb/s jest przeplywnoscia hierarchiczna. Sterowanie prze¬ prowadzaniem sygnalów 140 Mb/s w 34 Mb/s i 34 Mb/s w 8 Mb/s przez ten sam uklad taktu¬ jacy jest wiec niemozliwe.Czesc odbiorcza urzadzenia zwielokrotnienia cyfrowego wedlug wynalazku zawiera kanal wejsciowy 20 o przeplywnosci 140 Mb/s, który do¬ laczony jest. do wejscia pierwszego stopnia I\ stanowiacego równoczesna wejscie ukladu 21, reali¬ zujaeega przekodowanie i wyodrebnianie sygnalu, taktowego. Przetworzony sygnal doprowadzany jest na wejscie pólkrotnicy odbiorczej 22» która ma cztery wyjscia 2fl0 do 22,. Kazde z tych wyjsc do¬ laczone jest do ukladu, odpowiednio 23a do 23* pamieci i usuwania bitów dopelniajacych. Kazdy taki uklad zawiera obwód 234^ rozpoznawania bitów dopelniajacych, którego jedno wejscie, do¬ laczone jest bezposrednio do wyjscia 220, pólkrot¬ nicy odbiorczej 22, a drugie do wyjscia, gneratora 27 podstawy czasu. Wyjscie obwodu 234^ dolaczone100 128 13 14 jest do wejscia obwodu 2310 sterowania zapisem, który równiez dolaczony jest do wyjscia generatora 27 podstawy czasu.Wyjscia informacyjne ukladów 230 do 233 pamieci i usuwania bitów dopelniajacych dolaczone sa po¬ przez kanaly 280 do 283 do wejsc generatorów 4703 do 471215 podstawy czasu w drugim stopniu II', sterujacych' praca pólkrotnic odbiorczych 42o3 do 421215 w tym drugim stopniu. Na wejscia infor¬ macyjne tych pólkrotnic 4203, do 4212 15 doprowa¬ dzane sa bezposrednio kanalami 260 do 268 sygnaly 34 Mb/s z wyjsc 220 do 228 pólkrotnicy 22 w pierw¬ szym stopniu. Drugi stopien ma konstrukcje ana¬ logiczna do pierwszego z tynv ze powtórzona czterokrotnie. Do wyjsc poszczególnych ukladów pamieci i usuwania bitów dopelniajacych 430 do 4315 dolaczone sa uklady przekodowania i ponow¬ nej synchronizacji 450 do 4515, na wyjsciach któ¬ rych, w kanalach 460 do 46w uzyskuje sie odtwo¬ rzone sygnaly o przeplywnosciach 8 Mb/s.Czesc odbiorcza urzadzenia zwielokrotniajacego wedlug wynalazku nie zawiera ukladów przeko¬ dowania i ponownego synchronizowania w pierw¬ szym stopniu I', ani ukladów przekodowania i wy¬ odrebniania sygnalu taktowego w drugim stopniu IF. Uklady pamieci i usuwania dopelnienia w pierwszym stopniu F nie zawieraja pamieci buforowej, komparatora fazy, ani tez sterowanego napieciowo generatora. Obwód rozkazu zapisu 2310 nie spelnia takiej samej roli, jak w stanie techniki, poniewaz nie wspólpracuje z pamiecia buforowa. Sluzy on jedynie do kasowania bitów dopelniajacych.Miedzy stopniami F i IF, zamiast czterech ka¬ nalów przenoszacych bity informacyjne znajduja sie cztery kanaly synchronizacji 280 do 28g, prze¬ noszace niedopelniony sygnal synchronizacji o przeplywnosci 34 Mb/s.Nalezy zauwazyc, ze sygnal pojawiajacy sie w kanale np. 460 wyjsciowym pólkrotnicy od¬ biorczej jest porównywalny z sygnalem wchodza¬ cym do odpowiedniego kanalu, np. 360 w pólkrot¬ nicy nadawczej. Przewody 460 i 360 moga byc po¬ laczone bezposrednio, co pozwala zwielokrotniac w tym samym sygnale dwa sygnaly plezjosynchro- niczne o przeplywnosci 8 Mb/s pochodzace z pól¬ krotnicy odbiorczej sygnalu o przeplywnosci 140 Mb/s, bez koniecznosci ustalania niezgodnosci i powtórnego ustalania zgodnosci tych ostatnich sygnalów o przeplywnosci 8 Mb/s. PL