DE3901867C1 - Channel distributor for plesiochronous signals - Google Patents
Channel distributor for plesiochronous signalsInfo
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Abstract
Description
Die Erfindung betrifft einen elektronisch gesteuerten Kanalverteiler für plesiochrone Digitalsignale mit Eingangs- und Ausgangseinheiten für Digitalsignale mit Bitraten zweier benachbarter, sich durch einen Multiplexfaktor n unterscheidenden Ebenen der CCITT-Digitalsignalhierarchien, mit einem synchronen Koppelfeld, mit einer Koppelfeldsteuerung und mit einer Taktzentrale.The invention relates to an electronically controlled channel distributor for plesiochronous digital signals with input and output units for digital signals with bit rates of two adjacent levels of the CCITT digital signal hierarchies, which differ by a multiplex factor n , with a synchronous switching matrix, with a switching matrix control and with a clock center.
Die europäische Digitalsignalhierarchie umfaßt Bitraten von 2,048 Mbit/s, 8,448 Mbit/s, 34,368 Mbit/s, 139,264 Mbit/s und 564,992 Mbit/s und die nordamerikanische 1,544 Mbit/s, 3,152 Mbit/s, 6,312 Mbit/s, 44,736 Mbit/s und 274,176 Mbit/s. Der Multiplexfaktor gibt an, wieviele Digitalsignale einer Hierarchieebene von einem Digitalsignal der nächst höheren aufgenommen werden können.The European digital signal hierarchy includes bit rates of 2.048 Mbit / s, 8.448 Mbit / s, 34.368 Mbit / s, 139.264 Mbit / s and 564.992 Mbit / s and the North American 1.544 Mbit / s, 3.152 Mbit / s, 6.312 Mbit / s, 44.736 Mbit / s and 274.176 Mbit / s. The Multiplex factor indicates how many digital signals on a hierarchy level taken from a digital signal of the next higher can be.
In der Zeitschrift "telcom report Special - Multiplex- und Leitungseinrichtungen", 10. Jahrgang, März 1987, Seiten 51 bis 61 sind auf dem Markt befindliche Digitalsignal-Multiplexgeräte beschrieben, die Multiplex- und Stopfeinrichtungen sowie Demultiplex- und Entstopfeinrichtungen enthalten, welche neben Stopfinformationen und Stopfbits systeminterne Signale einfügen bzw. ausblenden können.In the magazine "telcom report Special - Multiplex- und Line facilities ", 10th year, March 1987, pages 51 to 61 are digital signal multiplexing devices on the market described, the multiplexing and stuffing devices and demultiplexing and contain stuffing devices, which in addition to stuffing information and stuff bits insert system-internal signals or can hide.
Aus der deutschen Patentschrift DE 28 46 960 C2 ist weiter die Einblendung einer synthetischen Stopfinformation bekannt, die ein festes Stopfbitmuster anzeigt.From the German patent DE 28 46 960 C2 is the Fade-in of synthetic stuffing information known indicates a fixed stuffing bit pattern.
In der deutschen Offenlegungsschrift DE 35 11 352 A1 ist eine Koppeleinrichtung beschrieben, bei der, von einem zentralen Takt gesteuert, in eingangsseitigen Umsetzern plesiochrone Breitband-Digitalsignale unter Stopfen in Zusatzsignale enthaltende Zwischen-Digitalsignale umgesetzt und nach Durchlaufen eines Koppelfeldes in ausgangsseitigen Umsetzern wieder zu plesiochronen Breitband-Digitalsignalen rückumgesetzt werden. Durch die Anwendung des Positiv-Stopfverfahrens auf das einzelne Digitalsignal ist bei gemeinsamem Takt eine Verteilung der Breitband-Digitalsignale möglich.In German published patent application DE 35 11 352 A1 there is one Coupling device described in the case of a central Clock controlled, plesiochronous in the converters on the input side Broadband digital signals plugged into additional signals Intermediate digital signals implemented and after passing through of a switching matrix in output converters plesiochronous broadband digital signals are converted back. By applying the positive tamping process to the individual Digital signal is a distribution with a common clock of broadband digital signals possible.
Aus den Seiten 75 bis 81 der bereits genannten Zeitschrift "telcom report" ist ein Digitalkanalverteiler bekannt, der 64-kbit/s-Signale von acht 2-Mbit/s-Signalen beliebig zu rangieren vermag.From pages 75 to 81 of the magazine already mentioned "telcom report" is a digital channel distributor known 64 kbit / s signals from eight 2 Mbit / s signals as required can maneuver.
Aus der europäischen Patentanmeldung EP 01 86 141 A2 ist schließlich noch ein Muldex mit Kanalverteiler für Digitalsignale verschiedener Hierarchieebenen bekannt.From European patent application EP 01 86 141 A2 finally a Muldex with channel distributor for digital signals different hierarchy levels.
Digitalkanalverteiler sind übertragungstechnische Einrichtungen, die eine optimierte und zuverlässige Netzverwaltung durch das automatische Ersatzschalten defekter Leitungen ermöglichen.Digital channel distributors are transmission technology devices through an optimized and reliable network management enable automatic replacement switching of defective lines.
Der Erfindung liegt die Aufgabe zugrunde, einen elektronisch steuerbaren Digitalkanalverteiler zu realisieren, der Digitalsignale mit der Bitrate einer Ebene der Digitalsignalhierarchie sowohl transparent, beispielsweise für Fernsehsignale und Breitband-Datensignale, durchzuschalten, als auch nicht transparent, beispielsweise für Fernsprechsignale, Tonprogrammsignale oder Datensignale, entweder vollständig oder auf verschiedene Ausgangssignale verteilt, durchzuschalten vermag, der Digitalsignale mit der Bitrate der nächst niedrigeren Ebene transparent durchschalten kann und der einen geringen Jitter verursacht.The invention has for its object an electronic controllable digital channel distributor to realize the digital signals at the bit rate of a level of the digital signal hierarchy both transparent, for example for television signals and Broadband data signals to switch through as well as not transparent, for example for telephone signals, sound program signals or data signals, either completely or on different ones Output signals distributed, can switch through, the Digital signals with the bit rate of the next lower level can switch through transparently and the low jitter caused.
Diese Aufgabe wird erfindungsgemäß mit den Merkmalen des Patentanspruchs 1 gelöst.This object is achieved with the features of the claim 1 solved.
Diese Lösung beruht auf der Erkenntnis, daß, wenn nur in einem Schritt gestopft wird, bei Fernsprechsignalen der Jitter nur den gleichen Wert aufweist, wie der, der beim Multiplizieren auf eine höhere Hierarchiestufe entsteht. This solution is based on the knowledge that if only in one Step is stuffed, with telephone signals the jitter only has the same value as that when multiplying by a higher hierarchy level arises.
Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.Embodiments of the invention can be found in the subclaims.
Anhand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert.The invention is described below using exemplary embodiments explained in more detail.
Fig. 1 zeigt ein Übersichts-Blockschaltbild des erfindungsgemäßen Kanalverteilers, Fig. 1 is a high level block diagram showing the channel distributor according to the invention,
Fig. 2 zeigt eine Eingangseinheit für n Digitalsignale der unteren Ebene, Fig. 2 shows an input unit for n digital signals of the lower level,
Fig. 3 zeigt eine Eingangseinheit für ein Digitalsignal der oberen Ebene, Fig. 3 shows an input unit for a digital signal of the upper level,
Fig. 4 zeigt eine Ausgangseinheit für ein Digitalsignal der oberen Ebene, Fig. 4 shows an output unit for a digital signal of the upper level,
Fig. 5 zeigt eine Ausgangseinheit für n Digitalsignale der unteren Ebene, Fig. 5 shows an output unit for n digital signals of the lower level,
Fig. 6 zeigt ein modifiziertes Übersichts-Blockschaltbild des erfindungsgemäßen Kanalverteilers und Fig. 6, a modified high-level block diagram showing the channel distributor according to the invention and
Fig. 7 zeigt zwei Pulsrahmen. Fig. 7 shows two pulse frames.
Die Fig. 1 zeigt ein Übersichts-Blockschaltbild des erfindungsgemäßen Kanalverteilers für die 139, 264- und die 34,368-Mbit/s-Ebene. Die Anordnung enthält einen Verteilereingang 1 für ein D2a- oder D2b-Signal (139,264 Mbit/s), Verteilereingänge 2 bis 5 für D1-Signale (34,368 Mbit/s), eine Eingangseinheit 6 für ein D2a- oder D2b-Signal, eine Eingangseinheit 7 für vier D1-Signale, eine Taktzentrale 8, ein Koppelfeld 9, eine Koppelfeldsteuerung 10, eine Ausgangseinheit 11 für ein D2a- oder D2b-Signal, eine Ausgangseinheit 12 für vier D1-Signale, einen Verteilerausgang 13 für ein D2a- oder D2b-Signal und Verteilerausgänge 14 bis 17 für vier D1-Signale. Beide Eingangseinheiten 6 und 7 und Ausgangseinheiten 11 und 12 können in beliebiger aber gleicher Anzahl an das Koppelfeld 9 angeschaltet werden. Fig. 1 shows a high level block diagram of the channel distributor according to the invention for the 139, 264- and 34.368 Mbit / s level. The arrangement contains a distributor input 1 for a D2a or D2b signal (139.264 Mbit / s), distributor inputs 2 to 5 for D1 signals (34.368 Mbit / s), an input unit 6 for a D2a or D2b signal, an input unit 7 for four D1 signals, a clock center 8 , a switching matrix 9 , a switching matrix controller 10 , an output unit 11 for a D2a or D2b signal, an output unit 12 for four D1 signals, a distributor output 13 for a D2a or D2b signal Signal and distributor outputs 14 to 17 for four D1 signals. Both input units 6 and 7 and output units 11 and 12 can be connected to the switching matrix 9 in any number but the same number.
Die D1- und D2b-Signale werden transparent und die D2a-Signale nicht transparent durchgeschaltet. The D1 and D2b signals become transparent and the D2a signals not switched through transparently.
Fig. 2 zeigt eine Eingangseinheit 6. Diese enthält eine Demultiplex- und Entstopfeinrichtung 18, eine Multiplex-, Stopf- und Einfügeeinrichtung 19, eine Stopf- und Einfügeeinrichtung 22, einen Umschalter 23, die Koppelfeldsteuerung 10 und einen Seriell/Parallel-Umsetzer 24. Fig. 2 shows an input unit 6. This contains a demultiplexing and de-stuffing device 18 , a multiplexing, stuffing and inserting device 19 , a stuffing and inserting device 22 , a changeover switch 23 , the switching matrix control 10 and a serial / parallel converter 24 .
Ein am Eingang 1 anliegendes D2a-Signal einer Bitrate von 139,264 Mbit/s wird in der Demultiplex- und Entstopfeinrichtung 18 entsprechend einer CCITT-Empfehlung in vier D1-Signale einer Bitrate von 34,368 Mbit/s zerlegt. In der Multiplex-, Stopf- und Einfügeeinrichtung 19 werden diese vier D1-Signale unter Stopfen und Bildung eines virtuellen 139,264 Mbit/s-Rahmens in den ersten Hilfsrahmen H 1 eines D3a-Signals einer Bitrate von 150,8693 eingefügt. Über den Eingang 21 a werden Zusatzsignale wie ein Hilfs-Rahmenkennungswort, Koppelfeld-Prüfsignale, ein D2a-Rahmenkennungswort nach CCITT, D2a-Stopfinformationen nach CCITT, D2a-Stopfbits nach CCITT und Leerbits eingeblendet. Über den Eingang 25 wird ein Takt T 1 einer Frequenz von 150,8693 MHz und über den Eingang 20 ein Hilfsrahmentakt einer Frequenz von 15,85 kHz zugeführt. Das D3a-Signal wird über den Umschalter 23 an den Seriell/Parallel-Umsetzer 24 angelegt, an dessen Ausgängen 26 bis 29 vier D4-Signale einer Bitrate von 37,71733 Mbit/s auftreten, wie sie das Koppelfeld 9 mit einem Takt T 3 der entsprechenden Frequenz durchschalten kann.A D2a signal present at input 1 with a bit rate of 139.264 Mbit / s is broken down into four D1 signals with a bit rate of 34.368 Mbit / s in demultiplexing and de-stuffing device 18 in accordance with a CCITT recommendation. In the multiplexing, stuffing and inserting device 19 , these four D1 signals are inserted into the first subframe H 1 of a D3a signal with a bit rate of 150.8693, forming a virtual 139.264 Mbit / s frame. Additional signals are displayed as an auxiliary frame code word, the coupling field test signals, a D2a-frame code word by CCITT, D2a-stuffing information in accordance with CCITT, D2a-stuff bits according to the CCITT and empty bits through the input 21a. A clock T 1 of a frequency of 150.8693 MHz is fed via the input 25 and an auxiliary frame clock of a frequency of 15.85 kHz is fed via the input 20 . The D3a signal is applied via the changeover switch 23 to the serial / parallel converter 24 , at whose outputs 26 to 29 there are four D4 signals with a bit rate of 37.71733 Mbit / s, such as the switching network 9 with a clock T 3 of the corresponding frequency.
Ein am Eingang 1 anliegendes D2b-Signal einer Bitrate von 139,264 Mbit/s, das transparent durchzuschalten ist, gelangt zur Stopf- und Einfügeeinrichtung 22, in der es unter vierbitweisem Stopfen und Einfügen von Zusatzsignalen am Eingang 21 b, wie ein Hilfs-Rahmenkennungswort, Koppelfeld-Prüfsignalen, D3b-Stopfinformationen, D3b-Stopfbitblöcke und Leerbits in den zweiten Hilfsrahmen H 2 eines D3b-Signals einer Bitrate von 150,8693 Mbit/s eingefügt wird. Auch hier geschieht dies mittels der Takte T 1 und T 5. Die Koppelfeldsteuerung 10 hat den Umschalter 23 jetzt in die andere Schaltstellung gebracht, so daß das D3b-Signal zum Seriell/Parallel-Umsetzer 24 gelangt, wo es ebenfalls in vier D4-Signale von den Ausgängen 26-29 umgesetzt wird. A applied to the input 1 D2b signal of a bit rate of 139.264 Mbit / s, which is turn on transparent, reaches the tamping and inserter 22, where it under vierbitweisem plug and inserting auxiliary signals at the input 21 b, such an auxiliary frame code word, Switching matrix test signals, D3b stuffing information, D3b stuffing bit blocks and empty bits are inserted into the second subframe H 2 of a D3b signal with a bit rate of 150.8693 Mbit / s. This is also done here using the clocks T 1 and T 5 . The switching matrix controller 10 has now brought the changeover switch 23 into the other switch position, so that the D3b signal reaches the serial / parallel converter 24 , where it is also converted into four D4 signals by the outputs 26-29 .
Das Hilfs-Rahmenkennungswort und die Koppelfeld-Prüfsignale befinden sich in beiden Hilfsrahmen an den gleichen Stellen.The subframe identifier and the switching matrix test signals are in the same places in both subframes.
Fig. 3 zeigt eine Eingangseinheit 7 für vier D1-Signale mit einer Multiplex-, Stopf- und Einfügeeinrichtung 30 und einem Seriell/Parallel-Umsetzer 33. Die Elemente 30 und 33 wirken in gleicher Weise wie die Elemente 19 und 24 in Fig. 2. Fig. 3 shows an input unit 7 for four D1 signals with multiplexing, darning and inserter 30 and a serial / parallel converter 33. Elements 30 and 33 act in the same way as elements 19 and 24 in FIG. 2.
Fig. 4 zeigt eine Ausgangseinheit 11. Diese enthält eine Einrichtung 43 zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale, eine Phasenausgleichseinrichtung 46, eine Zusatzsignal-Entnahmeeinrichtung 48, einen Parallel/Seriell-Umsetzer 50, eine Entstopfeinrichtung 52, einen Parallel/Seriell-Umsetzer 54, einen Umschalter 55 und die Koppelfeldsteuerung 10. Fig. 4 shows an output unit 11. This contains a device 43 for synchronizing and evaluating the switching matrix test signals, a phase compensation device 46 , an additional signal extraction device 48 , a parallel / serial converter 50 , a de-stuffing device 52 , a parallel / serial converter 54 , a switch 55 and the like Switching point control 10 .
An den Eingängen 39 bis 42 liegen vier D4*-Signale aus dem Koppelfeld 9 an. In der Einrichtung 43 zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale werden sie auf den ersten oder zweiten Hilfsrahmen H 1, H 2 synchronisiert. Da sie aus maximal vier verschiedenen Eingangseinheiten 6 oder 7 stammen können, treffen sie - worauf der * aufmerksam macht - nicht phasenmäßig richtig gestaffelt ein. Dies wird in der Phasenausgleichseinrichtung 46 korrigiert, die über die vier Leitungen 45 Synchronisiersignale aus der Einrichtung 43 empfängt.Four D4 * signals from switching matrix 9 are present at inputs 39 to 42 . In the device 43 for synchronizing and evaluating the switching matrix test signals, they are synchronized with the first or second subframe H 1 , H 2 . Since they can come from a maximum of four different input units 6 or 7 , they do not arrive - as the * draws attention - in staggered phases. This is corrected in the phase compensation device 46 , which receives synchronization signals from the device 43 via the four lines 45 .
Enthalten die vier D4-Signale an den Ausgängen der Phasenausgleichseinrichtung 46 Anteile eines nichttransparent durchzuschaltenden D2a-Signals, dann schaltet die darüber informierte Koppelfeldsteuerung 10 den Umschalter 55 in die dargestellte Schaltstellung. Den vier D4-Signalen werden in der Zusatzsignal-Entnahmeeinrichtung 48 unter Mithilfe eines Synchronisiersignals auf der Leitung 47 die Zusatzsignale des ersten Hilfsrahmens entnommen. Dafür wird über den Eingang 49 das D2a-Rahmenkennungswort erneuert, das bitweise auf die Ausgangssignale verteilt wird, so daß diese eine Bitrate von 34,816 Mbit/s erhalten. Im Parallel/Seriell-Umsetzer 50 wird dann ein D2a-Signal zusammengesetzt, das über den Umschalter 55 zum Ausgang 13 gelangt. If the four D4 signals at the outputs of the phase compensation device 46 contain portions of a non-transparent D2a signal, then the switching matrix controller 10 informed of this switches the changeover switch 55 into the switch position shown. The additional signals of the first subframe are extracted from the four D4 signals in the additional signal extraction device 48 with the aid of a synchronization signal on the line 47 . For this purpose, the D2a frame identifier word is renewed via the input 49 and is distributed bit by bit to the output signals, so that these receive a bit rate of 34.816 Mbit / s. A D2a signal is then put together in the parallel / serial converter 50 and reaches the output 13 via the switch 55 .
Erwartet die Koppelfeldsteuerung 10 am Ausgang der Phasenausgleichseinrichtung 46 vier D4-Signale, die ein transparent durchzuschaltendes Signal enthalten, dann legt sie den Umschalter 55 in die andere Schaltstellung um. Die D4-Signale gelangen zur Entstopfeinrichtung 52, die von der Phasenausgleichseinrichtung 46 über die Leitung 47 Synchronisiersignale empfängt. In der Entstopfeinrichtung 52 werden alle Zusatzsignale des zweiten Hilfsrahmens H 2 entfernt. Die vier Ausgangssignale einer Bitrate von 34,816 Mbit/s der Entstopfeinrichtung 52 werden in Parallel/Seriell-Umsetzer 54 in ein D2b-Signal einer Bitrate von 139,264 Mbit/s umgesetzt, das über den Umschalter 55 zum Ausgang 13 gelangt. Der Parallel/Seriell-Umsetzer 54 wird mittels eines in der Entstopfeinrichtung 52 abgeleiteten Taktes T 4 einer Bitrate von 139,264 MHz betrieben.If the switching matrix controller 10 expects four D4 signals containing a signal to be switched through transparently at the output of the phase compensation device 46 , then it switches the changeover switch 55 into the other switching position. The D4 signals arrive at the de-stuffing device 52 , which receives synchronization signals from the phase compensation device 46 via the line 47 . All additional signals of the second subframe H 2 are removed in the de-stuffing device 52 . The four output signals of a bit rate of 34.816 Mbit / s of the de-stuffing device 52 are converted in parallel / serial converter 54 into a D2b signal of a bit rate of 139.264 Mbit / s, which reaches the output 13 via the switch 55 . The parallel / serial converter 54 is operated by means of a clock T 4 derived in the de-stuffing device 52 and having a bit rate of 139.264 MHz.
Fig. 5 zeigt eine Ausgangseinheit 12 mit einer Einrichtung 60 zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale und eine Demultiplex- und Entstopfeinrichtung 63. Fig. 5 shows an output unit 12 with a device 60 for synchronization and for evaluating the coupling field-test signals and a demultiplexing and Entstopfeinrichtung 63rd
Die Wirkungsweise der Einrichtung 60 entspricht der Einrichtung 43 in Fig. 4. Die Demultiplex- und Entstopfeinrichtung 63 empfängt von der Einrichtung 60 vier D4*-Signale und über die Leitungen 61 Synchronisiersignale. Sie trennt aus den durch die Synchronisierung gebildeten D4-Signalen jeweils ein D1-Signal ab, die an den Ausgängen 14 bis 17 zur Verfügung stehen. Das Abtrennen ist eine Demultiplexerfunktion.The operation of the device 60 corresponds to the device 43 in FIG. 4. The demultiplexing and de-stuffing device 63 receives four D4 * signals from the device 60 and synchronization signals via the lines 61 . It separates a D1 signal from the D4 signals formed by the synchronization, which are available at the outputs 14 to 17 . The separation is a demultiplexer function.
Fig. 6 zeigt ein Übersichts-Blockschaltbild des erfindungsgemäßen Kanalverteilers, das von dem nach Fig. 1 insoweit abweicht, als Koppelfeld 9, Eingangseinheiten 6 und 7 einerseits und Ausgangseinheiten 11 und 12 andererseits räumlich getrennt angeordnet sind. Die Verbindungen werden über Parallel/Seriell-Umsetzer 64 und 65 bzw. 70 und 71, Leitungen 66 und 67 bzw. 72 und 73 und Seriell/Parallel-Umsetzer 68 und 69 bzw. 74 und 75 hergestellt. Die Anzahl der Leitungen wird somit auf ein Viertel reduziert. Fig. 6 is a high level block diagram showing the channel distributor according to the invention, which according to Fig. 1 deviates from the extent that switching matrix 9, input units 6 and 7 on the one hand and output units 11 and 12 on the other hand are arranged spatially separated. The connections are made via parallel / serial converters 64 and 65 or 70 and 71 , lines 66 and 67 or 72 and 73 and serial / parallel converters 68 and 69 or 74 and 75 . The number of lines is thus reduced to a quarter.
Die Parallel/Seriell-Umsetzer 64 und 65, die Leitungen 66 und 67 sowie die Seriell/Parallel-Umsetzer 68 und 69 können entfallen, wenn man die Eingangseinheiten 6 und 7 nach den Fig. 2 und 3 in der Ebene x trennt und die Seriell/Parallel-Umsetzer 28 und 39 räumlich dem Koppelfeld 9 zuordnet. Die Leitungen zwischen dem Umschalter 23 und dem Seriell/Parallel-Umsetzer 24 sowie zwischen der Multiplex-, Stopf- und Einfügeeinrichtung 30 und dem Seriell/Parallel-Umsetzer 33 sind dann lang.The parallel / serial converters 64 and 65 , the lines 66 and 67 and the serial / parallel converters 68 and 69 can be omitted if the input units 6 and 7 according to FIGS. 2 and 3 are separated in the x plane and the serial / Parallel converters 28 and 39 spatially assign to the switching matrix 9 . The lines between the switch 23 and the serial / parallel converter 24 and between the multiplexing, stuffing and insertion device 30 and the serial / parallel converter 33 are then long.
Fig. 7 zeigt den Hilfsrahmen H 1 mit drei Unterrahmen U 1-1 bis U 1-3 und den Hilfsrahmen H 2 mit dreizehn Unterrahmen U 2-1 bis U 2-13. Beide Hilfsrahmen H 1 und H 2 enthalten vier identische bitweise verschachtelte Teil-Rahmenskennungswörter und Koppelfeld-Prüfsignale. Beim Hilfsrahmen H 1 gehört jeder Teilhilfsrahmen zu einem bestimmten D1-Signal. Fig. 7 shows the subframe H 1 with three subframes U 1-1 to U 1-3 and the subframe H 2 with thirteen subframes U 2-1 to U 2-13 . Both subframes H 1 and H 2 contain four identical bit-frame interleaved subframe identifier words and switching matrix test signals. With subframe H 1 , each sub subframe belongs to a specific D1 signal.
Im Hilfsrahmen H 1 wird 3mal und im Hilfsrahmen H 2 wird 26mal gestopft. Die Zeitschlitzperiodizität ist im Hilfsrahmen H 1 9516 : 3 = 3172 bit und im Hilfsrahmen H 2 9516 : 26 = 366 bit. Lediglich der Hilfsrahmen H 2 weist eine Unterrahmenperiodizität von 9516 : 13 = 732 bit auf.The subframe H 1 is tamped 3 times and the subframe H 2 is tamped 26 times. The time slot periodicity is in the subframe H 1 9516: 3 = 3172 bit and in the subframe H 2 9516: 26 = 366 bit. Only the subframe H 2 has a subframe periodicity of 9516: 13 = 732 bits.
Die dicken Striche veranschaulichen ein Rahmenkennungswort- und ein Koppelfeld-Prüfsignal-Quartett zusammen und die gestrichelten Linien ein Koppelfeld-Prüfsignal-Quartett allein.The thick lines illustrate a frame identifier and a switching matrix test signal quartet together and the dashed Lines a switching matrix test signal quartet alone.
Der Aufbau des Hilfsrahmens H 1 ist dem Patentanspruch 5 und der Aufbau des Hilfsrahmens H 2 ist dem Patentanspruch 6 zu entnehmen.The structure of the subframe H 1 is in claim 5 and the structure of the subframe H 2 is in claim 6.
Den Hilfsrahmen H 1 und H 2 ist folgendes gemeinsam:The subframes H 1 and H 2 have the following in common:
Koppelfeldtakt T 1: 150,8693 MHz = 13/12 × 139,264 MHz
Koppelfeldtakt-Toleranz: 15 ppm
Hilfsrahmenlänge: 9516 bit
Hilfsrahmenlänge für
Teilsignale D4: 2379 bit (9516 : 4)
Hilfs-Rahmenkennungswort: 13 bit pro Teilsignal D4 (4 × 13 = 52
in D3)
Abstand zwischen den
Hilfs-Rahmenkennungsbits: 183 bit im Teilsignal D 4 (183 × 4 =
732 in D3)
Hilfsrahmentaktfrequenz
T 5: 15,85 kHz
Koppelfeld-Prüfsignale: 39 bit pro Rahmen pro Teilsignal D4
Bitrate der Koppelfeld-Prüfsignale
in einem
Teilsignal D4: 618,28 kbit/s.Switching rate clock T 1 : 150.8693 MHz = 13/12 × 139.264 MHz
Coupling field clock tolerance: 15 ppm
Subframe length: 9516 bit
Subframe length for partial signals D4: 2379 bit (9516: 4)
Auxiliary frame identifier word: 13 bits per partial signal D4 (4 × 13 = 52 in D3)
Distance between the auxiliary frame identifier bits: 183 bits in the partial signal D 4 (183 × 4 = 732 in D3)
Subframe clock frequency T 5 : 15.85 kHz
Switching matrix test signals: 39 bits per frame per partial signal D4
Bit rate of the switching matrix test signals in a partial signal D4: 618.28 kbit / s.
Für den Hilfsrahmen H 1 allein gilt:For the subframe H 1 alone:
Anzahl der CCITT-Rahmen
in einem Hilfsrahmen H 1: 3
Zeitschlitzperiodizität
der Zusatzbits nicht
nach CCITT: 3172 bit (2928 + 244 = 9516 : 3)
hinzugefügte Bits pro
CCITT-Rahmen: 244 bit (732 bit pro Hilfsrahmen H 1)
Leerbits: 524 bit pro Hilfsrahmen H 1
Stopfgelegenheit pro
D4 Teilsignal-Hilfsrahmen: 3 (5 Stopfinformationsbits pro
Stopfgelegenheit nach CCITT)
maximale Stopffrequenz: 47,46 kHz (CCITT)
Stopfverhältnis nach
CCITT: nominell 0,419; minimal 0,394;
maximal 0,444)
Worst-case Jitter mit
einer Dejitterizergrenzfrequenz
von 300 Hz
bei einem Stopfverhältnis
2/5: = 0,252 UI₃₄ = 28,7 ns (davon
0,248 UI₃₄ wegen des CCITT-Rahmens).Number of CCITT frames in a subframe H 1 : 3
Time slot periodicity of the additional bits not according to CCITT: 3172 bit (2928 + 244 = 9516: 3)
added bits per CCITT frame: 244 bit (732 bit per subframe H 1 )
Empty bits: 524 bits per subframe H 1
Darning opportunity per D4 partial signal subframe: 3 (5 darning information bits per darning opportunity according to CCITT)
maximum stuffing frequency: 47.46 kHz (CCITT)
Stuffing ratio according to CCITT: nominally 0.419; minimum 0.394; maximum 0.444)
Worst-case jitter with a dejitterizer cut-off frequency of 300 Hz with a stuffing ratio of 2/5: = 0.252 UI₃₄ = 28.7 ns (thereof 0.248 UI₃₄ because of the CCITT frame).
Für den Hilfsrahmen H 2 allein gilt:For the subframe H 2 alone, the following applies:
Stopfgelegenheiten pro Hilfsrahmen
(2 mal 3 Stopfinformationsbits pro
Stopfgelegenheit): 26
maximale Stopffrequenz = 412,2 kHz
Zeitschlitzperiodizität der Zusatzbits:
366 bit (9516 : 26)
Periodizität des Inhalts der
Zusatzbits:
732 bit (2 × 366)
Zusatzbits pro Hilfsrahmen H 2: 728 bit
Leerbits pro Hilfsrahmen H 2: 160 bit
Stopfverhältnis: nominell 4/13; minimal 0,297;
maximal 0,319Worst-case Jitter mit einer Dejitterizergrenzfrequenz
900 Hz
bei einem Stopfverhältnis 3/10: = 0,17 UI₁₄₀Darning opportunities per subframe (2 times 3 darning information bits per darning opportunity): 26
maximum stuffing frequency = 412.2 kHz
Time slot periodicity of the additional bits: 366 bit (9516: 26)
Periodicity of the content of the additional bits: 732 bit (2 × 366)
Additional bits per subframe H 2 : 728 bits
Empty bits per subframe H 2 : 160 bit
Stuffing ratio: nominal 4/13; minimum 0.297; Maximum 0.319 worst-case jitter with a dejitterizer cut-off frequency of 900 Hz with a stuffing ratio of 3/10: = 0.17 UI₁₄₀
Damit die Stopfentscheidung getroffen werden kann, sind zwischen zwei Stopfgelegenheiten immer die gleiche Anzahl von Zusatzbits eingefügt. Dies, sowie die Tatsache, daß die Zeitschlitze für Hilfs-Rahmenkennungswort und Koppelfeld-Prüfsignale in beiden Hilfsrahmen H 1 gleich sind, zeigen die Patentansprüche 5 und 6.So that the darning decision can be made, the same number of additional bits is always inserted between two darning opportunities. This, as well as the fact that the time slots for subframe identifier and switching matrix test signals are the same in both subframes H 1 , show claims 5 and 6.
Die Unterrahmen U 2-1 bis U 2-13 sind identisch. Jeder dieser Unterrahmen setzt sich aus zwei Teilen T zusammen, die identische Zeitpositionen der Zusatzbits besitzen, deren Belegung aber unterschiedlich ist.The subframes U 2-1 to U 2-13 are identical. Each of these subframes is composed of two parts T , which have identical time positions of the additional bits, but whose assignment is different.
Die Unterrahmen U 1-1 bis U 1-3 besitzenn identische Zeitpositionen der Zusatzbits. Ihre Belegung ist aber wegen der unterschiedlichen Zeitpositionen der Hilfs-Rahmenkennungswörter in diesen Unterrahmen verschieden. The subframes U 1-1 to U 1-3 have identical time positions of the additional bits. However, their assignment is different because of the different time positions of the auxiliary frame identification words in these subframes.
Mit diesen Hilfsrahmen H 1 und H 2 erfüllen die D1- und D2-Signale alle CCITT-Anforderungen und weisen darüber hinaus folgende Vorteile auf:With these subframes H 1 and H 2 , the D1 and D2 signals meet all CCITT requirements and also have the following advantages:
- - Die 34,368- und die 139,264-Mbit/s-Signale halten nach dem Stopfen und Entstopfen die Jittertoleranz ein (0,3 UI₃₄ bzw. UI₁₄₀).- The 34.368 and 139.264 Mbit / s signals stop after the Plug and unplug the jitter tolerance (0.3 UI₃₄ or UI₁₄₀).
- - Die Koppelfeld-Prüfsignale und die Synchronisierung sind in beiden Hilfsrahmen H 1 und H 2 gleich.- The switching network test signals and the synchronization are the same in both subframes H 1 and H 2 .
- - Die Koppelfeld-Prüfsignale haben eine ausreichende Bitrate; mindestens ca. 100 kbit/s.- The switching matrix test signals have a sufficient bit rate; at least approx. 100 kbit / s.
- - Die Rahmenfrequenz beträgt mindestens 10 kHz, das Hilfs-Rahmenkennungswort ist möglichst regelmäßig verteilt und lang genug (mehr als 10 bit), um eine sichere Synchronisierung zu ermöglichen.- The frame frequency is at least 10 kHz, the auxiliary frame identifier is distributed regularly and as long as possible enough (more than 10 bits) to ensure secure synchronization enable.
- - Im Hilfsrahmen H 1 bleibt die CCITT-Rahmenkennung fest im Rahmen, damit nur eine Synchronisierung nötig ist, um zu entstopfen und um die Koppelfeld-Prüfsignale auszuwerten.- In the subframe H 1 , the CCITT frame identifier remains fixed in the frame, so that only a synchronization is necessary to unblock and to evaluate the switching matrix test signals.
- - Die Rahmenkennung sowie die Koppelfeld-Prüfsignale sind regelmäßig verteilt und mit den Signalen auf der 34,368-Mbit/s-Ebene verbunden.- The frame identifier and the switching matrix test signals are regular distributed and with the signals on the 34.368 Mbit / s level connected.
- - Damit die 34,368-Mbit/s-Signale während des Schaltens nicht vermischt werden, sind alle Leer- und Meldebits 4-bit-weise in das 150,8693-Mbit/s-Signal eingefügt.- So that the 34.368 Mbit / s signals during switching are not are mixed, all empty and message bits are 4-bit inserted in the 150.8693 Mbit / s signal.
- - Beim Hilfsrahmen H 2 ist der Takt bitweise gestopft, die Daten aber blockweise behandelt (doppelte Stopfkennung).- With the subframe H 2 , the clock is stuffed bit by bit, but the data is processed in blocks (double stuffing identifier).
- - Damit die zentrale Taktversorgung leicht realisierbar ist, liegt der Koppelfeldtakt in einfachem Verhältnis zu 139,264 MHz. Der Koppelfeldtakt bleibt möglichst klein. - So that the central clock supply is easy to implement, the coupling field clock is in simple relation to 139.264 MHz. The switching network clock remains as small as possible.
- - Die vom Stopfverfahren abhängige Eingangsjitterverträglichkeit ist nicht schlechter als beim Digitalsignal-Multiplexgerät DSMX140/565, d. h. die durch den Eingangsjitter erzeugte zusätzliche Frequenzabweichung wird vom Stopfverfahren aufgefangen.- The input jitter tolerance depending on the stuffing process is no worse than the digital signal multiplex device DSMX140 / 565, i.e. H. that generated by the input jitter additional frequency deviation is absorbed by the stuffing process.
Claims (6)
daß Eingangseinheiten (6) für Digitalsignale der oberen Ebene mit einem ersten, der Verarbeitung nicht transparent durchzuschaltender Digitalsignale (D2a-Signale) dienenden Zweig (18, 19) und mit einem zweiten, der Verarbeitung transparent durch zuschaltender Digitalsignale (D2b-Signale) dienenden Zweig (21) vorgesehen sind, die eingangsseitig parallel geschaltet sind und von denen jeweils einer ausgangsseitig über einen von der Koppelfeldsteuerung (10) steuerbaren ersten Umschalter (22) mit einem ersten Seriell/Parallel-Umsetzer (23) mit n Ausgängen verbunden ist,
daß der erste Zweig (18, 19) in Übertragungsrichtung eine Demultiplex- und Entstopfeinrichtung (18) zur Abtrennung von n Digitalsignalen der unteren Ebene (D1-Signale) und eine erste Multiplex-, Stopf- und Einfügungseinrichtung (19) enthält, die die D1-Signale mittels eines ersten Taktes (T 1), eines D2a-Rahmenkennungsworts, der D2a-Stopfinformationen und der D2a-Stopfbits in ein erstes Hilfsdigitalsignal (D3a-Signal) stopft und die in den ersten Hilfsrahmen das Hilfs-Rahmenkennungswort, die Koppelfeld-Prüfsignale und Leerbits einfügt,
daß der zweite Zweig aus einer Stopf- und Einfügeeinrichtung (22) besteht, die das D2b-Signal mittels des ersten Taktes (T 1), und D3b-Stopfinformationen und D3b-Stopfbits in ein zweites Hilfsdigitalsignal (D3b-Signal) stopft und die in den zweiten Hilfsrahmen, das Hilfs-Rahmenkennungswort und die Koppelfeld-Prüfsignale an denselben Stellen wie beim ersten Hilfsrahmen einfügt und außerdem Leerbits einblendet,
daß Eingangseinheiten (7) für D1-Signale vorgesehen sind, die in Übertragungsrichtung eine zweite, der ersten (19) entsprechende Multiplex-, Stopf- und Einfügungseinrichtung (30) und einen zweiten Seriell/Parallel-Umsetzer (33) enthält,
daß beide Hilfsrahmen (H 1, H 2) derart angelegt sind, daß an den Ausgängen (26-29, 35-38) beide Seriell/Parallel-Umsetzer (24, 33) jeweils ein D1-Signal mit zugehörigen Zusatzteilsignalen als D3-Teilsignal (D4-Signal) auftritt,
daß Ausgangseinheiten (11) für D2a- und D2b-Signale vorgesehen sind, die in Übertragungsrichtung eine erste Einrichtung (43) zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale mit Synchronisiersignalleitungen (45), eine erste Phasenausgleichseinrichtung (46) mit Synchronisiersignalleitung (47), eine Parallelschaltung aus einer ersten Reihenschaltung (48, 50) mit einer Zusatzsignal-Entnahmeeinrichtung (48) und mit einem ersten Parallel/Seriell-Umsetzer (50) mit n Eingängen und aus einer zweiten Reihenschaltung (52, 54) mit einer Entstopfeinrichtung (52) und mit einem zweiten Parallel/Seriell-Umsetzer (54) mit n Eingängen und ferner einen zweiten Umschalter (55) enthält, der zwischen beiden Reihenschaltungen umzuschalten gestattet,
daß die Zusatzsignal-Entnahmeeinrichtung (48) einen Takteingang (51) für einen zweiten Takt (T 2) aufweist, dessen Frequenz der Bitrate der oberen Ebene entspricht und in einem festen Frequenzverhältnis zum ersten Takt (T 1) steht,
daß Ausgangseinheiten (12) für D1-Signale vorgesehen sind, die in Übertragungsrichtung eine zweite, der ersten (41) entsprechende Einrichtung (60) zur Synchronisierung und zur Auswertung der Koppelfeld-Prüfsignale mit Synchronisiersignalleitungen (61) und eine Demultiplex- und Entstopfeinrichtung (63) enthält, daß für das Koppelfeld (9) ein Koppelfeldtakt (T 3) vorgesehen ist, dessen Frequenz 1/n der Frequenz des ersten Taktes (T 1) beträgt und
daß die Taktzentrale (8) den ersten Takt (T 1), den zweiten Takt (T 2), den Koppelfeldtakt (T 3) und den Hilfsrahmentakt (T 5) erzeugt. 1. Electronically controlled channel distributor for plesiochronous digital signals with input ( 6, 7 ) and output units ( 11, 12 ) for digital signals with bit rates of two adjacent levels of the CCITT digital signal hierarchies, which differ by a multiplex factor n , with a synchronous switching matrix ( 9 ), with a switching matrix control ( 10 ) and with a clock center ( 8 ), characterized in that
that input units ( 6 ) for digital signals of the upper level with a first branch ( 18, 19 ) serving for the processing of non-transparent digital signals (D2a signals) and with a second branch serving for the transparent processing of digital signals (D2b signals) (21) are provided which are connected on the input side in parallel and one of which is parallel converter is in each case on the output side via one of the switching matrix controller (10) controllable first switch (22) having a first serial / (23) connected to n outputs,
that the first branch ( 18, 19 ) in the transmission direction a demultiplexing and de-stuffing device ( 18 ) for separating n digital signals of the lower level (D1 signals) and a first multiplexing, stuffing and insertion device ( 19 ) containing the D1 Signals by means of a first clock (T 1 ), a D2a frame identification word, the D2a stuffing information and the D2a stuffing bits into a first auxiliary digital signal (D3a signal) and which in the first subframe the auxiliary frame identification word, the switching matrix test signals and inserts empty bits,
that the second branch consists of a stuffing and insertion device ( 22 ) which stuffs the D2b signal by means of the first clock (T 1 ), and D3b stuffing information and D3b stuffing bits into a second auxiliary digital signal (D3b signal) and which in inserts the second subframe, the subframe identifier and the switching matrix test signals in the same places as in the first subframe and also fades in empty bits,
that input units ( 7 ) are provided for D1 signals which, in the transmission direction, contain a second multiplexing, stuffing and insertion device ( 30 ) corresponding to the first ( 19 ) and a second serial / parallel converter ( 33 ),
that both subframes (H 1 , H 2 ) are created such that at the outputs ( 26-29, 35-38 ) both serial / parallel converters ( 24, 33 ) each have a D1 signal with associated additional part signals as a D3 part signal (D4 signal) occurs
that output units ( 11 ) for D2a and D2b signals are provided, which have a first device ( 43 ) in the transmission direction for synchronizing and evaluating the switching network test signals with synchronization signal lines ( 45 ), a first phase compensation device ( 46 ) with synchronization signal line ( 47 ) , a parallel connection consisting of a first series connection ( 48, 50 ) with an additional signal extraction device ( 48 ) and with a first parallel / serial converter ( 50 ) with n inputs and from a second series connection ( 52, 54 ) with a de-stuffing device ( 52 ) and with a second parallel / serial converter ( 54 ) with n inputs and also a second switch ( 55 ) which allows switching between the two series connections,
that the additional signal extraction device ( 48 ) has a clock input ( 51 ) for a second clock (T 2 ), the frequency of which corresponds to the bit rate of the upper level and has a fixed frequency ratio to the first clock (T 1 ),
that output units ( 12 ) are provided for D1 signals, which in the transmission direction have a second device ( 60 ) corresponding to the first ( 41 ) for synchronizing and evaluating the switching network test signals with synchronization signal lines ( 61 ) and a demultiplexing and de-stuffing device ( 63 ), in that a switching network clock (T 3 is provided) for the switching network (9) whose frequency is 1 / n of the frequency of the first clock (T 1) and is
that the clock center ( 8 ) generates the first clock (T 1 ), the second clock (T 2 ), the switching network clock (T 3 ) and the auxiliary frame clock (T 5 ).
daß im ersten Hilfsrahmen (H 1) drei Unterrahmen (U 1-1, U 1-2, U 1-3) mit je 3182 Zeitschlitzen vorgesehen sind,
daß nachfolgend aufgeführte und zusätzlich diese jeweils mit 3172 und mit 6344 addierten Zeitschlitze der Aufnahme von D1-bits
5. Channel distributor according to claim 1, characterized in
that three subframes (U 1-1 , U 1-2 , U 1-3 ), each with 3182 time slots, are provided in the first subframe (H 1 ),
that the time slots listed below and in addition these each with 3172 and with 6344 added time slots of the recording of D1 bits
daß im zweiten Hilfsrahmen (H 2) dreizehn Unterrahmen (U 2-1 bis U 2-13) mit jeweils 732 Zeitschlitzen vorgesehen sind und
daß jeder Unterrahmen (U 2-1 bis U 2-13) wie folgt unterteilt ist: 1 bis 4 Hilfs-Rahmenkennungswort
5 bis 8 Koppelfeld-Prüfsignal
9 bis 10 D3b-Stopinformation
11 bis 12 Leerbits
13 bis 122 D2b-Bits
123 bis 124 D3b-Stopfinformation
125 bis 130 Leerbits
131 bis 244 D2b-Bits
245 bis 246 D3b-Stopfinformation
247 bis 248 Leerbits
249 bis 252 Koppelfeld-Prüfsignal
253 bis 256 D3b-Stopfbitblock
257 bis 366 D2b-Bits
367 bis 378 Leerbits
375 bis 376 D3b-Stopfinformation
377 bis 378 Leerbits
379 bis 488 D2b-Bits
489 bis 490 D3b-Stopfinformation
491 bis 492 Leerbits
493 bis 496 Koppelfeld-Prüfsignal
497 bis 610 D2b-Bits
611 bis 612 D3b-Stopfinformation
613 bis 618 Leerbits
619 bis 622 D3b-Stopfbitblock
623 bis 732 D2b-Bits.6. Channel distributor according to claim 1, characterized in
that thirteen subframes (U 2-1 to U 2-13 ), each with 732 time slots, are provided in the second subframe (H 2 ) and
that each subframe (U 2-1 to U 2-13 ) is divided as follows: 1 to 4 subframe identifier
5 to 8 switching matrix test signal
9 to 10 D3b stop information
11 to 12 empty bits
13 to 122 D2b bits
123 to 124 D3b stuffing information
125 to 130 empty bits
131 to 244 D2b bits
245 to 246 D3b stuffing information
247 to 248 empty bits
249 to 252 switching matrix test signal
253 to 256 D3b stuff bit block
257 to 366 D2b bits
367 to 378 empty bits
375 to 376 D3b stuffing information
377 to 378 empty bits
379 to 488 D2b bits
489 to 490 D3b stuffing information
491 to 492 empty bits
493 to 496 switching matrix test signal
497 to 610 D2b bits
611 to 612 D3b stuffing information
613 to 618 empty bits
619 to 622 D3b stuff bit block
623 to 732 D2b bits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19893901867 DE3901867C1 (en) | 1989-01-23 | 1989-01-23 | Channel distributor for plesiochronous signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19893901867 DE3901867C1 (en) | 1989-01-23 | 1989-01-23 | Channel distributor for plesiochronous signals |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3901867C1 true DE3901867C1 (en) | 1990-03-15 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19893901867 Expired - Fee Related DE3901867C1 (en) | 1989-01-23 | 1989-01-23 | Channel distributor for plesiochronous signals |
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| Country | Link |
|---|---|
| DE (1) | DE3901867C1 (en) |
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- 1989-01-23 DE DE19893901867 patent/DE3901867C1/en not_active Expired - Fee Related
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