NO135616B

NO135616B -

Info

Publication number: NO135616B
Application number: NO741286A
Authority: NO
Inventors: G A H Hemdal
Original assignee: Ericsson Telefon Ab L M
Priority date: 1973-04-09
Filing date: 1974-04-08
Publication date: 1977-01-17
Also published as: YU35700B; DD111513A5; NO741286L; CS171660B2; IT1009736B; DK151439C; JPS5751315B2; FI60629B; YU96874A; NO135616C; BE813238A; GB1470328A; ES425091A1; HU170133B; AU6764474A; PL97263B1; IN141379B; FR2224806A1; SE365093B; CA1005583A

Description

Den foreliggende oppfinnelse vedrdrer en lagretprogram-styrt The present invention relates to a storage program-controlled

(SPC) koblingsanordning som for utforelse av teletekniske funksjoner omfatter organer som styres av en datamaskin f.eks. (SPC) switching device which, for carrying out teletechnical functions, includes organs that are controlled by a computer, e.g.

i en slik styrt formidlingsstasjon. in such a managed mediating station.

For å bygge konvensjonelle formidlingsstasjoner, dvs» for å utfore teletekniske funksjoner i stasjoner uten databehandling, er det kjent å dele opp formidlingsstasjonen i enkelte funksjonsblokker slik at funksjonene gjennomfores i hver blokk, hvilke funksjoner lett kan avgrenses mot funksjoner i andre blok-ker slik at det ved samarbeide mellom funksjonsblokkene fås enklest mulige grenseavsnitt med så få signa Hedninger som mulig. In order to build conventional relay stations, i.e. to carry out telecommunication functions in stations without data processing, it is known to divide the relay station into individual function blocks so that the functions are carried out in each block, which functions can easily be delineated against functions in other blocks so that by cooperating between the function blocks, the simplest possible boundary sections are obtained with as few signa Hedninger as possible.

Eksempler på funksjonsblokker er: abonnentovervåkningsblokk, blokk for velgertrinn, blokk for å koble formidlingsstasjonen Examples of function blocks are: subscriber monitoring block, selector step block, block to connect the relay station

i in

til forskjellige signalsystemer hos utenbysforbindelser, blokk for å analysere mulige forbindelsesveger og for å velge en av de mulige forbindelsesvegene, blokk for debiteringsformål. to different signaling systems for intercity connections, block for analyzing possible connection routes and for selecting one of the possible connection routes, block for debiting purposes.

i in

Prinsipielt finnes det bare to funksjonsblokktyper. Den forste typen omfatter utforende organ, dvs. organ som utforer direkte teletekniske funksjoner, f.eks. ifolge koordinatprinsippet arbeidende velgere, og styrende organ som styrer de utforende organene, f.eks. forårsaker potensialendringer ved koordinat-velgerens manovreringspunkter. Den andre funksjonsblokktypen omfatter kun styrende organ, som hovedsaklig styrer samarbeidet mellom funksjonsblokken, f.eks. horer en markerer, som gjennom-fører nevnte valg av en mulig forbindelsesveg til denne andre funksjonsblokktypen. In principle, there are only two function block types. The first type includes the implementing body, i.e. body that directly performs teletechnical functions, e.g. according to the coordinate principle, working voters, and a governing body that governs the implementing bodies, e.g. causing potential changes at the coordinate selector's maneuvering points. The second function block type includes only the governing body, which mainly controls the cooperation between the function blocks, e.g. hears a marker, which carries out the aforementioned selection of a possible connection path to this second function block type.

Hvis en datamaskin tilsettes for å styre et slikt system som består av funksjonsblokker av de to nevnte typene, oppnås en systemutvidelse ved hvilken det er kjent, f.eks. gjennom publi-kasjonen "D-10 Electronic Switching System" i tidsskriftet "Japan Telecommunication Review - Vol. 13: No. 3 and 4 and If a computer is added to control such a system consisting of function blocks of the two aforementioned types, a system extension is obtained by which it is known, e.g. through the publication "D-10 Electronic Switching System" in the journal "Japan Telecommunication Review - Vol. 13: No. 3 and 4 and

Vol. 14: No. 1", å utfore samtlige styrende organ hos det opprinnelig konvensjonelle systemet som deler av datamaskinen. Datamaskinen består av minst en datamaskin med en styreenhet Vol. 14: No. 1", to perform all the governing bodies of the originally conventional system as parts of the computer. The computer consists of at least one computer with a control unit

og med en hukommelse for instruksjoner og data, hvor funksjonene hos det egentlige systemet respektive de utforende organenes tilstandsdata lagres i form av instruksjonskolonner i instruksjonshukommelsen respektive i form av datagrupper, såkalte variabelgrupper, i datahukommelsen, og adresseres, bearbeides og forandres ved hjelp av styreenheten. Styreenheten inneholder en aritmetisk enhet og en antall registre, f.eks. informasjonsregister og adressenummerregister for kortvarig å lagre instruksjoner respektive variabler og deres adresser i instruksjons- respektive datahukommelsen, hvilke adresser oppnås enten som et resultat av en adresseberegning ved hjelp av en aritmetisk enhet eller avleses, som direkte anvendbar variabel fra hukommelsene. Det er ikke denne beskrivelses oppgave å forklare i og for seg kjente arbeidsmetoder for en datamaskin, and with a memory for instructions and data, where the functions of the actual system, respectively the state data of the performing organs, are stored in the form of instruction columns in the instruction memory, respectively in the form of data groups, so-called variable groups, in the data memory, and are addressed, processed and changed with the help of the control unit. The control unit contains an arithmetic unit and a number of registers, e.g. information register and address number register for briefly storing instructions and respective variables and their addresses in the instruction and data memory respectively, which addresses are obtained either as a result of an address calculation using an arithmetic unit or are read, as directly applicable variables from the memories. It is not the task of this description to explain in and of itself known working methods for a computer,

kun de i kjente systemer anvendte adresseringsmetodene må be-vilges en del forklaring ettersom grunnideen bos det foreslåtte SPC-systemet derved kommer til å fremtre mye tydeligere. only the addressing methods used in known systems must be given some explanation, as the basic idea behind the proposed SPC system will thereby appear much more clearly.

Som nevnt ovenfor, lagres i instruksjonshukommelsen instruksjonskolonner, som hver og en består av et flertall instruksjoner. Hver instruksjon tildeles et nummer som adresse> og instruksjonene i en kolonne har i en anvendt tellemåte konsekutivt stigende adressenummer. Ved bearbeidelse av en kolonne er det normalt at kolonnens forste instruksjoner adresseres, leses og bearbeides og at det siste trinnet i hver instruksjon innebærer at dennes tilordnede adressenummer forhbyes med en enhet i tellemåten ved hjelp av en "+l"-adderer, hvorved adresseringen av den neste instruksjonen som horer til kolonnen, inn-ledes. Utenom denne normale bearbeidelsen forekommer det såkalte hopp-instruksjoner, som i stedet for trinnet som innebærer en adressenummerforhoyelse med en enhet angir et helt nytt adressenummer hos instruksjonshukommelsen, til hvilket nummer As mentioned above, instruction columns are stored in the instruction memory, each of which consists of a plurality of instructions. Each instruction is assigned a number as an address> and the instructions in a column have, in an applied counting method, consecutively increasing address numbers. When processing a column, it is normal that the column's first instructions are addressed, read and processed and that the last step in each instruction entails that its assigned address number is increased by one unit in the counting method by means of a "+l" adder, whereby the addressing of the next instruction belonging to the column is introduced. Apart from this normal processing, so-called jump instructions occur, which instead of the step involving an address number increase by one unit indicate a completely new address number at the instruction memory, to which number

det skal hoppes for å bearbeide den under dette hoppadresse-nummer lagrede instruksjonen og deretter fortsette med instruksjonene, hvis konsekutive adressenummer oppnås ifolge den normale tellemåten. it must be jumped to process the instruction stored under this jump address number and then continue with the instructions, if consecutive address numbers are obtained according to the normal counting method.

Som nevnt ovenfor, lagres det i datahukommelsen såkalte variabler, som uttrykker adresser, konstanter eller tilstandsinformasjoner. Mens hver instruksjon består av et for instruksjonshukommelsen valgt konstant antall binære bits, består variablene av forskjellige antall konsekutive bits i datahukommelsen. I datahukommelsen lagres ord som hver og ett består av et for datahukommelsen valgt konstant antall binære bits, hvor ett adressenummer tilborer hvert ord. Det finnes variabler som omfatter deler av et ord, et helt ord eller mer enn et ord, og det er en av styreenhetens oppgaver å bearbeide en bestemt variabel. Hvis det f.eks. gjelder tilstandsinformasjonene hos innbyrdes like organ, defineres organene ved hjelp av lopende indeks-tall, og samtlige organers variabler forenes i datahukommelsen til en sammenhengende variabelgruppe. Hos datahukommelsen er en variabel av et bestemt organ tilgjengelig hvis adressenummeret av det ord som inneholder begynnelsen av gruppens forste variabel, det konstante antallet bits som hver variabel i gruppen består av og organindekstallet, er kjente. Denne i og for seg kjente datateknikk for tilgangen av en variabel skal forklares ved hjelp av et eksempel, hvor det er antatt at datahukommelsens ord inneholder hvert og et 16 bits, at en variabelgruppe som består av 256 variabler, hver på 4 bits, har startadressenum-meret 3022 og at variabelen av organet med indekstallet 45 blant de forekommende indekstallene 0 til 255 skal bearbeides. De 4 x 45 = 180 bits som går med for variablene av organene med indekstallene 0 til 44, tar opp 11 hele ord og de forste 4 bits av det 12. ordet i variabelgruppen (180 = 11 x 16 + 4), og den sokte variabelen tar folgelig opp den andre fjerdedelen i det 12. ordet med adressenummeret 3033. Styreenheten inneholder en omregner som gjennomfører nevnte for en tilgang av en variabel nodvendige beregninger. Imidlertid behover man ikke gå inn på omregnerens arbeidsmåte for å beskrive det foreslåtte SPC-systemet. As mentioned above, so-called variables are stored in the data memory, which express addresses, constants or state information. While each instruction consists of a constant number of binary bits selected for the instruction memory, the variables consist of different numbers of consecutive bits in the data memory. Words are stored in the data memory, each of which consists of a constant number of binary bits chosen for the data memory, where an address number is assigned to each word. There are variables that comprise parts of a word, a whole word or more than one word, and it is one of the control unit's tasks to process a particular variable. If it e.g. applies to the state information of mutually similar organs, the organs are defined using running index numbers, and all organs' variables are combined in the data memory into a coherent variable group. With computer memory, a variable of a particular organ is available if the address number of the word containing the beginning of the first variable of the group, the constant number of bits of which each variable in the group consists, and the organ index number, are known. This per se known computer technique for accessing a variable will be explained with the help of an example, where it is assumed that the words of the data memory each contain 16 bits, that a variable group consisting of 256 variables, each of 4 bits, has the starting address number -moret 3022 and that the variable of the body with the index number 45 among the occurring index numbers 0 to 255 must be processed. The 4 x 45 = 180 bits that go with the variables of the bodies with index numbers 0 to 44 take up 11 whole words and the first 4 bits of the 12th word in the variable group (180 = 11 x 16 + 4), and the searched the variable therefore takes up the second quarter of the 12th word with the address number 3033. The control unit contains a converter which carries out the necessary calculations mentioned for an access of a variable. However, there is no need to go into the converter's working method to describe the proposed SPC system.

De ovenfor forklarte adressenumrene for instruksjonenes adressering i instruksjonshukommelsen og ordenes adressering i datahukommelsen utgjor i de kjente SPC-systemene deler i instruksjoner og variabler, og man oppnår en i seg selv innflettet databehandling, hos hvilken den i det konvensjonelle systemet valgte oppdeling i funksjonsblokker totalt forsvinner. Nevnte . adresseflettverk innebærer i bg for seg ingen ulempe for SPC-systemet når databehandlingen en gang er kommet i drift på riktig måte, når datamaskinen -arbeider feilfritt og når ingen-ting endres på det egentlige systemet, dvs. når antallet av utforende organ ikke forandres og når de forst forekommende organ aldri skal fornyes ved hjelp av teknisk bedre organ som kjennetegnes av andre tilstandsinformasjoner og andre variabelformer. Fagmannen sammenfatter nevnte begreper og sier at nevnte flettverk ikke er ufordelaktig så lenge det ikke behover å behandles med SPC-systemet. Grunnet på erfaringer viser det seg allerede ved igangsettingen om de anvendte databehandlingsmetodene er håndteringsvennlige eller håndteringsfiendtlige. Ved igangsettingen utgjor,hos de kjenta.SPC-systemene, de oppståtte håndteringsomkostningene en altfor stor del av totalkostnadene for det driftsklare systemet, og også håndteringsomkostningene under drift ved forstyrrelser eller ved en systemutbygging må reduseres hvis SPC-systemene skal hevde seg okonomisk i forhold til konvensjonelle systemer. The above-explained address numbers for the instructions' addressing in the instruction memory and the words' addressing in the data memory make up in the known SPC systems parts in instructions and variables, and one achieves an inherently interwoven data processing, in which the division into function blocks chosen in the conventional system completely disappears . Mentioned. address meshing in itself does not mean any disadvantage for the SPC system when the data processing has once been put into operation in the correct way, when the computer works flawlessly and when nothing changes on the actual system, i.e. when the number of implementing bodies does not change and when the first occurring organ is never to be renewed with the help of a technically better organ that is characterized by other state information and other variable forms. The expert summarizes the aforementioned terms and says that said braiding is not disadvantageous as long as it does not need to be processed with the SPC system. Based on experience, it already becomes clear at the start whether the data processing methods used are handling-friendly or handling-hostile. At start-up, with the known SPC systems, the resulting handling costs make up a far too large part of the total costs for the ready-to-operate system, and also the handling costs during operation in the event of disturbances or in the event of a system expansion must be reduced if the SPC systems are to assert themselves economically in relation to conventional systems.

Formålet med oppfinnelsen er å foreslå et håndteringsvennlig SPC-system hvor oppdelingen i funksjonsblokker ikke forsvinner ved databehandlingen heller, og hos hvilket nevnte flettverk for adressene unngås og hvilket kjennetegnes i det vesentlige av det som angis i det etterfølgende krav l's kjennetegnende del. The purpose of the invention is to propose a user-friendly SPC system in which the division into function blocks does not disappear during the data processing either, and in which the mentioned interlacing for the addresses is avoided and which is characterized essentially by what is stated in the characterizing part of the subsequent claim 1.

Det foreslåtte SPC-systemet skal nå beskrives under henvisning til figurene 1-4, hvor The proposed SPC system will now be described with reference to figures 1-4, where

fig. 1 utgjor den prinsipielle og fig. 2 den mer utforlige beskrivelse av slike systemer hvis funksjonsblokker tilordnes innbyrdes separerte hukommelser, mens fig. 1 constitutes the principle and fig. 2 the more detailed description of such systems whose function blocks are assigned to mutually separated memories, while

fig. 3 og 4 beskriver slike systemer hvor nevnte separate hukommelser er forenet i systemhukommelser. fig. 3 and 4 describe such systems where said separate memories are united in system memories.

Ifblge fig. 1 anvendes ved det foreslåtte SPC-systemet den innledningsvis beskrevne systemoppdelingen med de nevnte to funksjonsblokktyper. I funksjonsblokkene FBI respektive FB3 av den forste typen antydes abonnementovervåkingskretser LAH respektive velgertrinn TLN som utovende organ og tilhorende styrende organ LAS respektive TLS. Derimot er blokk FB2 en funksjonsblokk av den andre typen og inneholder en forbindelsesveganalysator PA. According to fig. 1, the proposed SPC system uses the initially described system division with the aforementioned two function block types. In the functional blocks FBI and FB3 of the first type, subscription monitoring circuits LAH and selector stages TLN are indicated as executive bodies and associated governing bodies LAS and TLS respectively. In contrast, block FB2 is a function block of the second type and contains a connection path analyzer PA.

I fig. 1 symboliserer nevnte funksjonsblokk FBI, FB2 og FB3 en konvensjonell formidlingsstasjon. Sammen med en datamaskin D, In fig. 1, said functional block FBI, FB2 and FB3 symbolize a conventional relay station. Together with a computer D,

av hvilken det i fig. 1 antydes styreenheten CPU og to funksjonsblokker FB4 og FB5, og i hvilken nevnte styrende organ LAS, PA og TLS inngår, oppnås et SPC-system. Prinsipielt skiller funksjonsblokkene FB4 og FB5 seg ikke fra funksjonsblokkene i den egentlige formidlingsstasjonen ettersom den innledningsvis beskrevne funksjonsblokkoppdelingen lar seg gjennomfbres også of which in fig. 1, the control unit CPU and two function blocks FB4 and FB5 are indicated, and in which said control body LAS, PA and TLS are included, an SPC system is obtained. In principle, the function blocks FB4 and FB5 do not differ from the function blocks in the actual relay station, as the function block division described at the outset can also be carried out

ved databehandlingen. Slik symboliserer f.eks. funksjonsblokken FB4 den andre funksjonsblokktypen og omfatter kun styrende organ JOB med den oppgave å tildele funksjonene prioritetsgrader in the data processing. This symbolizes e.g. the function block FB4 is the second function block type and only includes the governing body JOB with the task of assigning priority levels to the functions

og derigjennom å bestemme rekkefolgen ved funksjonenes gjennom-førelse. Funksjonsblokken FB5 symboliserer den forste typen som omfatter også utøvende organ. Ved datamaskinen er slike f.eks. inn- og utmatningsanordjninger IOQ, som antydes i fig. 1 ved hjelp av symbolet for en magnetbåndspiller med tilhørende styrende organ IOS. For å forstå det foreslåtte SPC-systemets håndteringsvennlighet er det ikke nødvendig å sette seg inn i datamaskinens og det styrte systemets arbeidsmåte mer enn det er forklart ovenfor. and thereby determine the order of execution of the functions. The function block FB5 symbolizes the first type that also includes the executive body. At the computer, such are e.g. input and output devices IOQ, which is indicated in fig. 1 using the symbol for a magnetic tape player with associated control body IOS. In order to understand the proposed SPC system's ease of use, it is not necessary to familiarize yourself with the workings of the computer and the controlled system more than is explained above.

Hvis det lykkes å beholde den beskrevne funksjonsblokkoppdelingen fullstendig også i SPC-systemet, realiseres en lett håndtering. Dette oppnås ved at hver funksjonsblokk,uavhengig av om den til-hører det egentlige systemet eller datamaskinen, for sine styrende organ i prinsippet omfatter enj egen instruksjonshukommelse PS If it is possible to retain the described function block division completely also in the SPC system, easy handling is realized. This is achieved by the fact that each function block, regardless of whether it belongs to the actual system or the computer, for its governing body in principle includes its own instruction memory PS

og en egen datahukommelse DS med adresseringsinnganger og les-respektive skrivkontakter. Det kommer an på datamaskintypen om en funksjonsblokks instruksjons- og datahukommelser anordnes separert fra hverandre eller sammenbygd. Fig. 1 viser det sist-nevnte tilfellet, hvilket betinger et overensstemmende antall bits hos instruksjonene i instruksjonshukommelsen og hos ordene i datahukommelsen, og i hvilket tilfelle nevnte lese- respektive skrivekontakter er koblet via en felles lese- respektive skrive-ledning til et informasjonsregister IR i styreenheten. Ved styreenhetens lese- og skriveopera-sjoner i instruksjons- respektive datahukommelsene registreres i<;>informasjonsregistret temporært instruksjoner respektive variabler. Hver funksjonsblokk omfatter dessuten et til styreenheten koiblet adresseringsorgan AD. Det er utelukket å aktivere adresséringsinngangene hos en respektiv hukommelse på en annen måte enn ved hjelp"av nevnte adresseringsorgan, hvor adressesignaler som ankommer til hukommelsen, de-kodes på kjent måte i en adressedekoder ADEC. and a separate data memory DS with addressing inputs and read-respectively write contacts. It depends on the type of computer whether a function block's instruction and data memories are arranged separately from each other or combined. Fig. 1 shows the last-mentioned case, which requires a matching number of bits for the instructions in the instruction memory and for the words in the data memory, and in which case said read-respective write contacts are connected via a common read-respective write line to an information register IR in the control unit. During the control unit's read and write operations in the instruction and data memories respectively, temporary instructions and variables are recorded in the <;>information register. Each function block also comprises an addressing device AD connected to the control unit. It is excluded to activate the addressing inputs of a respective memory in a different way than by means of said addressing means, where address signals arriving at the memory are decoded in a known manner in an address decoder ADEC.

Det er kjent å anordne, i funksjonsblokker av den forste typen, separate såkalte regionaldatamaskiner, hvilke selv omfatter re-gional styreenheter, regionalinstruksjonshukommelser og regional-datahukommelser, og hvilke gjennomfører rutinefunksjoner av un-derordnet slag, som f.eks. avfoling av test-punkter hos de ut-øvende organ eller forvandling jav anropssignaler. Nevnte regionalstyreenheter påvirker imidlertid ikke samarbeidet mellom funksjonsblokkene og kommuniserer med sentralstyreenheten CPU It is known to arrange, in function blocks of the first type, separate so-called regional computers, which themselves include regional control units, regional instruction memories and regional data memories, and which carry out routine functions of a subordinate kind, such as e.g. follow-up of test points at the exercising body or transformation of JAV call signals. Said regional control units, however, do not affect the cooperation between the function blocks and communicate with the central control unit CPU

på noyaktig samme måte som de ovennevnte instruksjons- og datahukommelsene PS og DS utelukkende via adresseringsorganene AD. in exactly the same way as the above-mentioned instruction and data memories PS and DS exclusively via the addressing means AD.

I fig. 1 vises for oversiktens skyld ingen regionaldatamaskiner. In fig. 1, for the sake of clarity, no regional computers are shown.

Samarbeidet mellom styreenheten og adresseringsorganene antydes The cooperation between the control unit and the addressing bodies is implied

i fig. 1 kun prinsipielt og vil bli beskrevet detaljert senere. Grunntanken er at hvert adresseringsorgan skal omfatte adresserings-parameterregistre APR i hvilke det lagres adresseringsparametre som er knyttet til datastrukturen i de tilhorende funksjonsblokk-hukommelsene og er nodvendige for å beregne adressene for instruksjoner og ord. Ettersom adresseberegningsmåtene er like for samtlige funksjonsblokker, anordnes det i styreenheten for samtlige adresseringsorgan en adresseberegningsenhet ACU som omfatter en velgeromkobler SD, en aritmetisk enhet ARU, f.eks. den innledningsvis nevnte "+l"-addereren, et adressenummerregister AR og den innledningsvis nevnte omregneren TD. Funksjonsblokken tilordnes blokknummer, og velgeromkobleren stilles ved hjelp av et blokknummer som innskrives av styreenheten i et blokknummerregister BNR. Derved er en av funksjonsblokkene blitt anropt for en databehandlingsoperasjon. Nevnte blokknummerregister er et av et antall operasjonsparameterregistre OPR via hvilke styreenheten overforer operasjonsparametre til adresseberegningsenheten. Operasjonsparametrene angir i en terminologi for funksjonene hos det styrte systemet hvilken av de nevnte funksjoner som skal utfores, og er altså ikke bundet til datastrukturen i respektive blokkhukommelser. På grunn av de i adresseberegningsenheten sammenforte adresserings- og operasjonsparametrene,beregner denne adressenummeret for en instruksjon eller for et ord i de anropte funksjonsblokkhukommel-sene. Det beregnede adressenummeret, som kun gjelder for den anropte funksjonsblokken, registreres under selve operasjonen i nevnte adresseregister og overfores via velgeromkobleren til respektive adressedekoder. Det tidsavhengige forlbpet av opera-sjonstrinnene styres av styreenheten ifolge i og for seg kjente datamaskinsmetoder som her ikke behover forklares nærmere. in fig. 1 only in principle and will be described in detail later. The basic idea is that each addressing device should include addressing parameter registers APR in which addressing parameters are stored that are linked to the data structure in the associated function block memories and are necessary to calculate the addresses for instructions and words. As the address calculation methods are the same for all function blocks, an address calculation unit ACU comprising a selector switch SD, an arithmetic unit ARU, e.g. the initially mentioned "+l" adder, an address number register AR and the initially mentioned converter TD. The function block is assigned a block number, and the selector switch is set using a block number entered by the control unit in a block number register BNR.Thereby, one of the function blocks has been called for a data processing operation. Said block number register is one of a number of operational parameter registers OPR via which the control unit transfers operational parameters to the address calculation unit. The operating parameters indicate in a terminology for the functions of the controlled system which of the mentioned functions are to be performed, and are thus not bound to the data structure in respective block memories. Due to the addressing and operation parameters combined in the address calculation unit, it calculates the address number for an instruction or for a word in the called function block memories. The calculated address number, which only applies to the called function block, is registered during the actual operation in the aforementioned address register and transferred via the selector switch to the respective address decoder. The time-dependent progress of the operation steps is controlled by the control unit according to computer methods known per se, which need not be explained in more detail here.

Under henvisning til fig. 2 og 3 beskrives utforlig de i adresseringsparameterregistrene APR registrerte adresseringsparametrene og de av styreenheten CPU via operasjonsparameterregistrene OPR til adresseberegningsenheten ACU overforte operasjonsparametrene. To av adresseringsorganene AD er vist, hvilke hvert og ett omfatter et tilstandskoderegister SR, et antall hoppregistre JR With reference to fig. 2 and 3 describe in detail the addressing parameters registered in the addressing parameter registers APR and those transferred by the control unit CPU via the operation parameter registers OPR to the address calculation unit ACU. Two of the addressing means AD are shown, each comprising a state code register SR, a number of jump registers JR

og et antall beregningsregistre CDR. Velgeromkobleren SD omfatter et antall velgerplan, som ifolge det ovenfor angitte stilles ved hjelp av et blokknummer som er innskrevet i blokknummerregistret BNR. and a number of calculation registers CDR. The selector switch SD comprises a number of selector planes, which, according to the above, are set using a block number entered in the block number register BNR.

Respektive funksjonsblokkers tilstand er i binært kodet form registrert i tilstandskoderegistret SR, hvorved f.eks. det er definert at blokken befinner seg i normal driftstilstand, at blokkens instruksjonshukommelsé er i ferd med å lades med en instruksjonskolonne, at blokkens variabler oppdateres, at blokken testes. En tilstandsvelger SSD forbinder tilstandskoderegistret hos den anropte blokken med en tilstandtabell ST i beregningsenheten. Tilstandstabellen bestemmer om,på grunn av den foreliggende blokktilstanden på den ene siden og et kontrollnummer på den andre siden, et adressenummer skal overfores eller ikke til den anropte funksjonsblokkens adressedekoder ADEC idet tabellen aktiverer eller de-aktiverer en port Gl. Styreenheten registrerer,i et hjelperegistef AXR som horer til operasjonsregistrene OPR, nevnte kontrollnummer som f.eks. består av den anropte blokkens blokknummer. Hvis f.eks. i fig. 1 abonnent-overvåkingsblokken FBI befinner seg i normal driftstilstand, The state of the respective function blocks is registered in binary coded form in the state code register SR, whereby e.g. it is defined that the block is in normal operating state, that the block's instruction memory is about to be loaded with an instruction column, that the block's variables are updated, that the block is tested. A state selector SSD connects the state code register of the called block with a state table ST in the calculation unit. The state table determines whether, due to the present block state on the one hand and a control number on the other hand, an address number should be transferred or not to the called function block's address decoder ADEC as the table activates or deactivates a port Gl. The control unit registers, in an auxiliary register AXR which belongs to the operation registers OPR, said control number such as e.g. consists of the called block's block number. If e.g. in fig. 1 subscriber monitoring block FBI is in normal operating state,

vil den ikke være tilgjengelig f or innmatningsblokken FB5. Idet et slikt tilgangsforsok ikke skal opptre ved en feilfritt arbeidende stasjon, utloser tilstandstabellen i dette tilfellet en alarm i en alarmenhet AA. En mer noyaktig beskrivelse av tilstandstabellen behoves ikke for å forstå adresseringsforlopene i det foreslåtte SPC-systemet. Det ovennevnte adresseregister AR it will not be available for input block FB5. Since such an access attempt should not occur at a flawlessly working station, the state table in this case triggers an alarm in an alarm unit AA. A more precise description of the state table is not needed to understand the addressing processes in the proposed SPC system. The above address register AR

er via porten Gl forbundet med en adressevelger ASD, hvis ut-ganger er koblet til funksjonsblokkenes adressedekodere. is connected via port Gl to an address selector ASD, whose outputs are connected to the function blocks' address decoders.

I det foreslåtte SPC-systemet inneholder en såkalt global hoppinstruksjon de operasjonsparametre som angir til hvilken funksjonsblokk det skal hoppes og ved hvilken inrihoppsposisjpn innen-for dennes instruksjonskolonne<:>databehandlingen skal sette inn. Imidlertid er ikke innhoppsposisjonen, som i de kjente systemer, uttrykt ved hjelp av ét adressenummer, men ved hjelp av et såkalt hopptall. Ved å anvende hopptallene oppnås den fordel at det i forbindelse med konstruksjonen eller omkonstruksjonen av en funksjonsblokk, men uavhengig av instruksjonskolonnens struktur, defineres at det skal hoppes inn ved en ved hjelp av et tilordnet hopptall bestemt operasjon. Nevnte innhoppsopera-sjon er en av de funksjoner som utfores av blokken og forblir uforandret selv om den f.eks. i forbindelse med en omkonstruksjon oppnår et nytt lbpenummer i respektive instruksjonshukom-melses PS instruksjonskolonne. Styreenheten registrerer et beordret hopptall som en av de ovennevnte operasjonsparametrene i et til operasjonsparameterregistrene horende hopptallregister JNR, hvis utgang er koblet til en hopptallvelger JSD, hvilken In the proposed SPC system, a so-called global jump instruction contains the operational parameters that indicate which function block is to be jumped to and at which entry position within its instruction column<:>the data processing is to insert. However, the jump-in position is not, as in the known systems, expressed by means of one address number, but by means of a so-called jump number. By using the jump numbers, the advantage is achieved that in connection with the construction or reconstruction of a function block, but regardless of the structure of the instruction column, it is defined that it is to be jumped in by an operation determined by means of an assigned jump number. Said jump-in operation is one of the functions performed by the block and remains unchanged even if it e.g. in connection with a rebuild, obtains a new page number in the respective instruction memory's PS instruction column. The control unit registers an ordered jump number as one of the above-mentioned operation parameters in a jump number register JNR belonging to the operation parameter registers, the output of which is connected to a jump number selector JSD, which

som alle velgere i velgeromkobleren stilles på den anropte funksjonsblokken, og hvilken overforer hopptallet til en hopptalldekoder JDEC i den anropte blokkens adresseringsorgan. Hopp-talldekoderen er koblet til nevnte hoppregister JR slik at det hoppregister som horer til det overforte hopptallet, leses. I hoppregistrene er løpenummer registrert, hvilke hver for seg definerer hos den tilhorende instruksjonskolonnen forskjellen mellom adressenummeret for den forste instruksjonen, det såkalte kolonneadressenummeret, og adressenummeret for en innhoppsposisjon som er definert ved ett av hopptallene. Prinsipielt kobles les-utgangene hos samtlige hoppregister i samtlige adresseringsorgan til den aritmetiske enheten i adresseberegningsenheten. Hvis imidlertid, som antatt i fig. 2, hver funksjonsblokks kolonneadressenummer er "0", kobles hoppregistrene direkte til nevnte adresseregister AR, hvilket dessuten samarbeider med en "+1"-adderer ADD4. Uten å beskrive styreenhetens enkelte styringstrinn fremgår det at adresseregistret,på grunn av et hopptall,mottar og registrerer det adressenummer som etter overforingen via den aktiverte porten Gl og adressevelgeren til adressedekoderen hos den anropte funksjonsblokken adresserer den instruksjon som er tilordnet nevnte hopptall, og at det registrerte adressenummeret ved en normal fortsatt gjennomforing av instruksjonskolonnen forhoyes med en 1openummerenhet gang for gang. which all selectors in the selector switch are set on the called function block, and which transfers the hop number to a hop number decoder JDEC in the called block's addressing means. The jump number decoder is connected to said jump register JR so that the jump register corresponding to the transferred jump number is read. In the jump registers, sequence numbers are registered, each of which defines the difference between the address number for the first instruction, the so-called column address number, and the address number for a jump-in position that is defined by one of the jump numbers for the corresponding instruction column. In principle, the read outputs of all jump registers in all addressing devices are connected to the arithmetic unit in the address calculation unit. If, however, as assumed in fig. 2, each function block's column address number is "0", the jump registers are connected directly to said address register AR, which also cooperates with a "+1" adder ADD4. Without describing the control unit's individual control steps, it appears that the address register, due to a jump number, receives and registers the address number which, after the transfer via the activated gate Gl and the address selector of the address decoder of the called function block, addresses the instruction assigned to said jump number, and that the the registered address number during a normal continued execution of the instruction column is increased by one unit number each time.

Likeledes brytes nok ved såkalte lokale hoppinstruksjoner den normale gjennomfbringen av en instruksjonskolonne, men det skal hoppes til en lokal innhoppsposisjon innen den egne kolonnen. Selv om det rent prinsipielt ikke betyr noe om det ved defini-sjonen av en innhoppsposisjon dreier seg om en lokal eller global hoppinstruksjon, kommer likevel den ved anvendelsen av hopptall oppnådde og ovenfor beskrevne fordelen mest til sin rett ved globaltilfellet. SPC-systemets håndterbarhet på-virkes nemlig ikke av de lokale hoppinstruksjonene, og derfor behover ingen hopptall tilordnes de lokale innhoppsposisjonene. For å unngå et altfor stort antall hoppregistre, er det ofte mer fordelaktig å ifolge den innledende beskrivelsen definere de lokale innhoppsposisjonene ved hjelp av adressenummer som styreenheten direkte overforer til adressenummerregistret. Likewise, so-called local jump instructions probably break the normal execution of an instruction column, but a local jump-in position within the own column must be jumped. Although in principle it does not matter whether the definition of a jump-in position concerns a local or global jump instruction, the advantage achieved by the use of jump numbers and described above comes into its own in the global case. The SPC system's manageability is not affected by the local jump instructions, and therefore no jump numbers need to be assigned to the local jump-in positions. In order to avoid an excessively large number of jump registers, it is often more advantageous, according to the initial description, to define the local jump-in positions by means of address numbers which the control unit directly transfers to the address number register.

Hos det foreslåtte SPC-systemet inneholder en instruksjon for en les- respektive skrivoperasjon i en av datahukommelsene DS, foruten det aktuelle blokknummeret, operasjonsparametre som angir den beordrede variabelsorten, og ved en variabelgruppe angir den også indekstallet for idet organ som skal behandles. Imidlertid er variabelsorten ikke, som i kjente systemer og innledningsvis forklart, bestemt ved adressenummeret for det ord som inneholder variabelgruppens begynnelse, men ved et såkalt variabeltall. Ved å anvende variabeltall oppnås den fordel at lese- respektive skriveinstruksjonene forblir uforandret selv om oppdelingen i hukommelsesfelt for de forekommende variablene og variabelgruppene hos den anropte datahukommelsen endres. En slik oppdel i ngsendriing påtvinges av f. eks. ytterligere organ i forbindelse med e'n utbygging av stasjonen eller mer moderne organ hvis tilstandsvariabler relativt til variablene hos de hittil anvendte organ består av et annet antall bits. Styreenheten registrerer et beordret variabeltall som en av de ovennevnte operasjonsparametrene i et variabeltallregister VNR som tilborer operasjonsregistrene, hvor variabeltallre-gistrets utgang er koblet til en på den anropte funksjonsblokken stilt variabelvelger VSD som overforer variabeltallet til en variabeltalldekoder VDEC i adre^seringsorganet hos den anropte blokken. Variabeltalldekoderen er koblet til de ovennevnte beregningsdataregistrene CDR slik at beregningsdataregistret som horer til det overforte variabeltallet, leses, hvilket beregningsdataregister ifolge den innledende beskrivelsen har registrert adressenummeret for det datahukommelsesord som inneholder begynnelsen av den ved hjelp av respektive variabeltall definerte variabelgruppen og antallet bits av hvilke hver variabel i nevnte gruppe består. Innholdet av det tilgjengelige beregn- . rc ~ ing s-data-r egi stret og innholdet av et organindekstallregister DIR overfores til den innledningsvis nevnte omregneren TD, som på In the proposed SPC system, an instruction for a read or write operation in one of the data memories DS contains, in addition to the relevant block number, operation parameters that indicate the ordered variable type, and in the case of a variable group, it also indicates the index number for the organ to be processed. However, the variable type is not, as in known systems and explained at the outset, determined by the address number of the word containing the beginning of the variable group, but by a so-called variable number. By using variable numbers, the advantage is achieved that the read and write instructions remain unchanged even if the division into memory fields for the occurring variables and variable groups in the called data memory is changed. Such a division in ngsendriing is imposed by e.g. additional organ in connection with an expansion of the station or more modern organ whose state variables relative to the variables of the organs used up to now consist of a different number of bits. The control unit registers an ordered variable number as one of the above-mentioned operation parameters in a variable number register VNR that connects to the operation registers, where the output of the variable number register is connected to a variable selector VSD placed on the called function block which transfers the variable number to a variable number decoder VDEC in the addressing device of the called block . The variable number decoder is connected to the above-mentioned calculation data registers CDR so that the calculation data register corresponding to the transferred variable number is read, which calculation data register, according to the introductory description, has registered the address number of the data memory word containing the beginning of the variable group defined by means of the respective variable number and the number of bits of which each variable in said group consists. The content of the available compu- . the rc ~ ing s data register and the contents of an organ index number register DIR are transferred to the initially mentioned converter TD, which on

kjent måte tilforer adresseregistret adressenummeret for ordet som skal leses respektivt skrives, og definerer respektive variabels bitposisjon i informasjonsregistrets IR innhold. Derved behoves det ikke å gå inn på detaljer i kjent datamaskinteknikk, og i fig. 2 og 3 er bitposisjonsbestemmelsen kun an- known way, the address register supplies the address number for the word to be read or written, and defines the respective variable's bit position in the information register's IR content. Thereby, there is no need to go into details of known computer technology, and in fig. 2 and 3, the bit position determination is only

tydet ved en streket funksjonslinje fra omregneren til informa-sjons regi stret. indicated by a dashed function line from the converter to the information register.

Det fremgår allerede av den beskrivelse som er gitt hittil, at funksjonsblokkoppdelingen ikke oppheves på grunn av databehandlingen, for styreenheten har prinsipiell aksess kun til instruksjonene og variablene som tilhorer den funksjonsblokk hvis blokknummer er registrert i blokknummerregistret. Folgelig kan i det foreslåtte SPC-systemet hver enkelt funksjonsblokk, f.eks. It is already clear from the description given so far that the function block division is not canceled due to the data processing, because the control unit in principle only has access to the instructions and variables that belong to the function block whose block number is registered in the block number register. Consequently, in the proposed SPC system, each individual function block, e.g.

i forbindelse med konstruksjonen, med et bytte på grunn av en feil eller med en omkonstruksjon, behandles helt og holdent for seg selv under den forutsetning at en respektiv driftstilstand er blitt registrert i det tilhorende tilstandsregistret. Håndteringsvennligheten hos det foreslåtte systemet kommer til ,. å gjores tydeligere under henvisning til ytterligere eksempler ved slutten av beskrivelsen. in connection with the construction, with an exchange due to a fault or with a re-construction, is treated entirely on its own, on the condition that a respective operating condition has been registered in the corresponding condition register. The ease of handling of the proposed system comes to ,. to be made clearer by reference to further examples at the end of the description.

Selv om det ved den nåværende datamaskinteknikk er mer oknomisk Although with current computer technology it is more economical

å anordne et fåtall store hukommelser i stedet for mange små hukommelser, behover man ikke avstå fra de ovenfor beskrevne fordelene med en total funksjonsblokkorientering. Det antas at 'samtlige hukommelser av funksjonsblokken skal bestå av hukommelsesfelt hos en systeminstruksjonshukommelse SPS og en systemdatahukommelse SDS, og at nevnte systemhukommelser er anordnet i en i fig. 3 vist sammenbygget form, slik at systemhukommelsenes to arrange a few large memories instead of many small memories, one does not need to renounce the above-described advantages of a total function block orientation. It is assumed that all memories of the function block must consist of memory fields of a system instruction memory SPS and a system data memory SDS, and that said system memories are arranged in a in fig. 3 shown assembled form, so that the system memories

adresseringsinnganger er koblet til en felles systemadresse-dekoder SADEC,og systemhukommelsenes les- og skriv-kontakter er koblet via en felles ledning til informasjonsregistret IR i styreenheten CPU. På den måten er den i forbindelse med fig. 2 beskrevne adressevelgeren overflbdig, hvilken resulterer i en eneste adressesignalledning fra utgangen av porten Gl til inn-gangen til systemadressedekoderen. addressing inputs are connected to a common system address decoder SADEC, and the system memory's read and write contacts are connected via a common wire to the information register IR in the control unit CPU. In that way, it is in connection with fig. 2 described the address selector in detail, which results in a single address signal line from the output of gate G1 to the input of the system address decoder.

Sammenfatningen av funksjonsblokkens instruksjonskolonner i systeminstruksjonshukommelsen betinger at i en forste utforelsesform omfatter hvert adresseringsorgan AD, av hvilke to er antydet i fig. 3, et til adresseringsparameterregistrene horende kolonneadresseregister CAR, i hvilket det til funksjonsblokken horende kolonneadressenummeret er lagret. Adresseringsorganenes kolonneadresseregistere er koblet til en kolonnevelger CSD, hvilken når den er stilt på ett av blokknumrene, overforer respektive kolonneadressenummer til en forste addendinngang hos en i den aritmetiske enheten ARU inngående adderkrets ADD1, hvis sumutgang er koblet til adressenummerregistret AR. Den gjen-tatte ganger nevnte "+l"-addereren ADD4 respektive nevnte hoppregistres JR les-ledninger er koblet til adderkretsens ADD1 andre respektive tredje addendinngang. Utover de i forbindelse med fig. 2 beskrevne trinn adderes på denne måte,f.eks. ved gjennomfbringen av en hoppinstruksjon,kolonneadressenummeret til ett av lbpenumrene. The summary of the function block's instruction columns in the system instruction memory requires that, in a first embodiment, each addressing device includes AD, two of which are indicated in fig. 3, a column address register CAR belonging to the addressing parameter registers, in which the column address number belonging to the function block is stored. The addressing bodies' column address registers are connected to a column selector CSD, which, when set to one of the block numbers, transfers the respective column address number to a first addend input of an adder circuit ADD1 included in the arithmetic unit ARU, whose sum output is connected to the address number register AR. The repeatedly mentioned "+l" adder ADD4 and respectively said jump register's JR read lines are connected to the second and third addend input of the adder circuit ADD1. Beyond those in connection with fig. 2 described steps are added in this way, e.g. when executing a jump instruction, the column address number of one of the page numbers.

Ved en andre utfbreisesform, som ikke er vist i fig. 3, lagres In a second form of expansion, which is not shown in fig. 3, is saved

i hoppregistrene, i stedet for lbpenumrene/ som horer til de innhoppsposisjonene som er definert ved hjelp av hopptallene, systeminstruksjonshukommelsens tilsvarende adressenummer, som overfores direkte til styreenhetens adressenummerregister. Nevnte andre utfbreisesform behover altså hverken kolonneadresse-registrene CAR eller kolonnevelgeren CSD og adderkretsen ADD1, og synes derfor overflatisk betraktet å arbeide enklere enn den i fig. 3 viste forste utfbrelsesformen. En viktig fordel med den forste utfbrelsesformen er imidlertid at i forbindelse med en omdisponering av systeminstruksjonshukommelsen, ved hvilken instruksjonskolonnene hvis indre struktur ikke endres, flyttes til nye hukommelsesområder, behover kun kolonneadresse- in the jump registers, instead of the lbpen numbers/ which belong to the jump positions defined by means of the jump numbers, the system instruction memory's corresponding address number, which is transferred directly to the control unit's address number register. Said second form of escape therefore needs neither the column address registers CAR nor the column selector CSD and the adder circuit ADD1, and therefore seems superficially to work more simply than the one in fig. 3 showed the first embodiment. An important advantage of the first embodiment is, however, that in connection with a reallocation of the system instruction memory, whereby the instruction columns whose internal structure does not change, are moved to new memory areas, only column address-

numrene å endres, mens hos den andre utforelsesformen må samtlige hoppregistre lades på nytt. the numbers to be changed, while in the second embodiment all jump registers must be reloaded.

Idet det ikke er nodvendig, men tvert imot en ulempe for en op-timal utnyttelse av systemdatahukommelsen å lagre samtlige variabelgrupper hos en funksjonsblokk konsekutivt til hverandre, betinger sammenfatningen av alle variabelgrupper hos alle funk-sjonblokkene i systemdatahukommelsen kun at det i adresseringsorganenes beregningsdataregister CDR registreres tilsvarende* adressenummer av systemdatahukommelsen SDS for variabelgruppenes startadresser. Dette forer til en dataadressering som er sammen-liknbar med nevnte andre utforelsesform for instruksjonsadresseringen. ;Hva angår både dataadresseringen og instruksjonsadresseringen', har instruksjonskolonnenes og variabelgruppenes plassering i systemhukommelsene ikke endret noe av det foreslåtte systemets prinsipp at det til hver av funksjonsblokkene horer hukommelser som er tilgjengelige kun ved hjelp av det tilordnede adresseringsorganet. ;I fig. 4 vises en sammenslåing av funksjonsblokkenes samtlige adresseringsorgan, hvor adresseringsorganenes ovennevnte re-' gister inngår i tre hukommel sesf elt hos et systemadresseri-rigsk/ivi--J organ SAD. Det forste hukommelsesfeltet SF1, som adresseres ;ved hjelp av en blokknummerdekoder BDEC, lagrer for hver funksjonsblokk et adresseringsord, hvilket er satt sammen av de ne-denfor forklarte basisadressenummer JBA og CBA for det andre og tredje hukommelsesfeltet av nevnte tilstandskode og av nevnte kolonneadressenummer. Det andre hukommelsesfeltet SF2, hvilket adresseres ved hjelp av en systemhopptalldekoder SJDEC, omfatter de ovenfor beskrevne hoppregistrene JR i samtlige adresseringsorgan, hvor de til en funksjonsblokk horende hoppregistrene danner en gruppe med konsekutive adressenummer, ett nummer for hvert hopptall, og hvor det adressenummer som horer til det forste hopptallet i en gruppe, danner en av basisadressenumrene hos det andre hukommelsesfeltet, hvilket hoppbasisadressenummer JBA horer-til respektive funksjonsblokks adresseringsord i det forste hukommelsesfeltet. Det tredje hukommelsesfeltet SF3, ;som adresseres ved hjelp av en systemvariabeltalldekoder SVDEC, omfatter de ovenfor beskrevne beregningsdataregistrene CDR for alle adresseringsorgan, hvor de til en funksjonsblokk horende beregningsdataregistrene danner en gruppe med konsekutive adressenummer, ett nummer for hvert variabeltall, og hvor det adressenummer som horer til det forste variabeltallet i en gruppe, danner et av basisadressenumrene for det tredje hukommelsesfeltet, hvilket beregningsdatabasisadressenummer CBA horer til respektive funksjonsblokks adresseringsord i det forste hukommelsesfeltet. ;I adresseberegningsenheten ACU hos et med nevnte systemadresseringsorgan SAD forsynt SPC-system er den ovenfor beskrevne velgeromkobleren overflddig fordi blokknummerregistret BNR mater direkte blokknummerdekoderen BDEC for det forste hukommelsesfeltet, og fordi tilstandskoden respektive kolonneadressenummeret, hvilke inngår i det derigjennom tilgjengelige adresseringsordet, overfores direkte til tilstandstabellen ST respektive til ;i ;adderkretsen ADD1. Hoppbasisadréssenummeret respektive beregningsdatabasisadressenummeret i det tilgjengelige adresseringsordet overfores til en adderkrets ADD2 respektive ADD3 i den aritmetiske enheten ARU. De andre addendinngangene hos nevnte adderkretser ADD2 respektive ADD3 er koblet til hopptallregistret JNR respektive til variabeltallregistret VNR, og deres sumutganger er koblet til systemhopptalldekoderen SJDEC respektive til systemvariabeltalldekoderen SVDEC. ;For å forklare adresseringstrinnene bedre, er desimaltalleksemp-ler innfort i fig. 4, og det antas at det skal hoppes til funksjonsblokken med blokknummeret 55 ved innhoppsposisjonen med hopptallet 2. På grunnlag av denne hoppinstruksjon registrerer styreenheten i blokknummerregistret tallet 55 og i hopptallregistret tallet 2. Blokknummerdekoderen aktiverer adresserings-inngangen nr. 55 hos det forste feltet SF1 i systemadresserings-organet SAD, og det tilhorende adresseringsordet leses. Det antas at nevnte adresseringsord inneholder 320 for beregningsdatabasisadressenummeret, 750 for hoppbasisadréssenummeret og 460 for kolonneadressenummeret, og at tilstandskoden aktiverer porten Gl. I adderkretsen ADD2 dannes summen 750 + 2 = 752 ;av hoppbasisadressenummer og hopptall, hvilken sum overfores ;til systemhopptalldekoderen SJDEC, hvorved i det andre hukommelsesf eltet SF2 tilgang oppnås til hoppregistret med adressenummer 752. Det antas at hoppregistergruppen for funksjonsblokken med blokknummeret 55 består av 4 hoppregistre med adressenumrene 750 til 753. I forbindelse med fig. 2 er det blitt beskrevet at lopenumre er lagret i hoppregistrene, idet lopenumret 0 definerer en instruksjonskolonnes begynnelse med et tilordnet hopptall 0. Dette betyr at det under hvert hoppbasisadressenummer, f.eks. under adressenummeret 750 for blokknummeret 55, er registrert tallet 0 som lopenummer. Videre antas det at i hopp-registrd:med adressenummer 752 er tallet 25 registrert som lopenummer, hvilket adderkretsen ADD1 adderer til kolonneadressenummeret 460. Dette resulterer i at instruksjonskolonnen av funksjonsblokken med blokknummer 55 i systeminstruksjonshukommelsen begynner under adressenummeret 460 og at innhoppsposisjonen med hopptallet 2 har adressenummeret 460 + 25 = 485. ;Videre antas det at nevnte instruksjon med adressenummeret 485 inneholder den ordre å lese,i den egne funksjonsblokken med blokknummeret 55, i tur og orden variablene av variabelgruppen med variabeltallet 1, og at organet med indekstallet 45 står for tur. Styreenheten registrerer variabeltallet 1 i variabeltallregistret VNR og indekstallet 45 i et organindeksregister DIR som er koblet til omregneren TD. Adderkretsen ADD3 danner av beregningsdatabasisadressenummeret og variabeltallet summen 320 + 1 = 321, som overfores til systemvariabeltalldekoderen, hvorved i det tredje hukommelsesfeltet SF3 tilgangoppnås til beregningsdataregistret med adressenummeret 321. Det antas at beregningsdataregistergruppen for funksjonsblokken med blokknummeret 55 består av 3 registre med tilhorende adressenummer 320 til 322, hvor også variabeltallet 0 anvendes for å definere en av de tre forekommende variabelgruppene. Endelig antas det at det .i det tilgjengelige beregningsdataregistret CDR med adressenummeret 321 er lagret, som startadresse for den beordrede variabelgruppen, nummeret 3022 i systemdatahukommelsen og tallet 4 som konstant, hvilken angir antallet bits pr. variabel. Den innledningsvis omtalte omregneren TD i adresseberegningsenheten ACU vurderer de overforte beregningsdata og organindekstallene og beregner at, som forklart på s. 4, i systemdatahukommelsen skal den andre ordfjerdedelen i ordet med adressenummeret 3033 leses. , ;Selv om de foreslåtte adresseringstrinn er beskrevet under hen- . visning til nevnte tre hukommelsesfelt hos systemadresserings-organet og nevnte tre uavhengig av hverandre arbeidende adderkretser, vil det ikke skape noen som helst vanskelighet for datamaskinfagmannen å tilpasse nevnte trinn til det anvendte styreenhetssystemets arbeidsmåte. Hvis det f.eks. anvendes ytterligere registre og porter, kan man klare seg men kun én adderkrets, eller man kan forene nevnte tre dekodere hos system-adresseringsorganet SAD til en eneste dekoder. Dessuten er det en av styreenhetens oppgaver å skille tiltredelsene til instruksjonshukommelsen i tid fra tiltredelsene i datahukommelsen, og også å styre f.eks. "+l"-addererens ADD4 innsats. Den foreliggende beskrivelse behover ikke gå inn på den i og for seg kjente datamaskinteknikk, hvilken i fig. 2-4 kun antydes ved hjelp av tre porter G2, G3 og G4, som styrer inngangene hos adressenummerregistret AR og "+l"-addererens ADD4 innsats. ;I fig. 2 - 4 er adresseringsorganenes registre respektive systemadresseringsorganets hukommelsesfelt kun ved les-ledninger forbundet med styreenheten, og forlopene ved adresseringen av en funksjonsblokks instruksjoner.og variabler beskrives under den forutsetning at basisadressene, lbpenumrene, beregningsdata osv. allerede er registrert i dertil egnede registre respektive hukommelsesfelt. I det minste med SPC-systemets igangsetting, men også ved utvidelser, forbedringer og fjerning av feil må adresseringsorganene lades. Det er derfor fordelaktig å inn-ordne systemadresseringsorga.net i en f unks jonsblokk av den andre typen, idet denne adresseringsfunksjonsblokk tilordnes en tilsvarende adresseringsinstfuksjonskolonne i systeminstruksjonshukommelsen, og hvor systemadresseringsorganets hukommelsesfelt danner systemadresseringsfunksjonsblokkens variabelgrupper. Ved hjelp av adresseringsblokkens instruksjonskolonne bestemmes utover de beskrevne adresseringstrinn f.eks. også på hvilken måte, ved hjelp av ladningsanordningene og på grunnlag av en undersbkelse av uutnyttede områder i datamaskinens hukom--meiser, systemadresseringsorganets variabler oppnås og innskrives. ;For å vise det foreslåtte SPC-systemets håndteringsvennlighet under henvisning til et eksempel, antas det at det hos en av funksjonsblokkene skal innfores en forbedret instruksjonskolonne, hvilket skritt hos de kjente i seg selv innflettede systemene ville tvinge frem en omorganisering hos hukommelsene, dvs. en prinsipiell nyladning og en ny test for samtlige instruksjonskolonner og i forbindelse med dette en total systemstopp. Ved det foreslåtte systemet innfores den nye instruksjonskolonnen i en reservefunksjonsblokk med et reserveblokknummer. Ladningen respektive oppdateringen og testingen av reserveblokken skjer i tidsavsnitt som ifolge de i og for seg kjente reglene for forskjellige prioritetsgrader er beregnet for slike spesialfunk-sjoner slik at det normale arbeidet ikke forstyrres, hvilket med den opprinnelige funksjonsblokken fortsetter helt til reserveblokken er ferdig til å ta over. På samme måte skjer, uten ^ å forstyrre det normale arbeidet, blokkutbyttingen, hvilken ;består i at den opprinnelige blokken tildeles en ventetilstand og reserveblokken tildeles den normale driftstilstand og at en blokknummeromformer BNCT, til hvilken som det antydes i fig. 4 blokknummerregistret BNR er koblet, omformer den opprinnelige blokkens blokknummer til reserveblokknummeret. ;Skulle den nye blokken ved det normale arbeidet ennå ikke arbeide feilfritt, er det bare å gå tilbake til den gamle blokken. Når det etter en provetid har vist seg at den gamle blokken ;ikke behoves mer, erstattes.dens opprinnelige adresseringsord med reserveblokkens adresseringsord. Derved tildeles reserveblokken automatisk det opprinnelige blokknummeret, slik at nevnte blokkomformer • settes fri og reserveblokknummeret igjen er disponibelt for neste håndtering. En total stopp med en fullstendig ny ladning av hukommelsene eller et annet driftsavbrudd oppstår ikke ved håndteringen med det foreslåtte systemet. ;Det er lett å innse at det ovenfor beskrevne forstyrrelsesfrie overgangsforlopet fra en gammel til en ny funksjonsblokk har særlig betydning for en SPC-formidlingsstasjon, som av drifts-sikkerhet sgrunner på kjent måte anvender to parallelt arbeidende datamaskiner. Hos kjente systemer umuliggjor nevnte omorgani- ;sering av den ene datamaskinens hukommelser et parallelt sam- ;arbeide med den ennå ikke omorganiserte andre datamaskinen ;fordi hvert operasjonstrinn hos jden ene datamaskinen skal sam- ;menliknes med trinnet hos den andre datamaskinen. Forst når begge datamaskinene er omorganisert, hvilket er forenet med en ny start av systemet, ved hvilken start samtlige forbindel- ;ser som består akkurat da, brytes* er den onskede drifts- As it is not necessary, but on the contrary a disadvantage for an optimal utilization of the system data memory to store all variable groups of a function block consecutively to each other, the summary of all variable groups of all function blocks in the system data memory only requires that it is registered in the addressing bodies' calculation data register CDR corresponding* address number of the system data memory SDS for the start addresses of the variable groups. This leads to a data addressing which is comparable to the aforementioned second embodiment of the instruction addressing. ;As regards both the data addressing and the instruction addressing', the location of the instruction columns and variable groups in the system memories has not changed anything of the proposed system's principle that each of the function blocks belongs to memories that are accessible only with the help of the assigned addressing device. In fig. 4 shows an amalgamation of all the addressing devices of the function blocks, where the above-mentioned registers of the addressing devices are included in three memory fields of a system addressing device SAD. The first memory field SF1, which is addressed by means of a block number decoder BDEC, stores for each function block an addressing word, which is composed of the below-explained base address numbers JBA and CBA for the second and third memory fields of said condition code and of said column address number. The second memory field SF2, which is addressed using a system jump number decoder SJDEC, comprises the above-described jump registers JR in all addressing means, where the jump registers belonging to a function block form a group of consecutive address numbers, one number for each jump number, and where the address number belonging to the first jump number in a group, one of the base address numbers of the second memory field forms which jump base address number JBA belongs to the respective function block's addressing word in the first memory field. The third memory field SF3, which is addressed by means of a system variable number decoder SVDEC, comprises the calculation data registers CDR described above for all addressing means, where the calculation data registers belonging to a function block form a group of consecutive address numbers, one number for each variable number, and where the address number which belongs to the first variable number in a group, forms one of the base address numbers for the third memory field, which calculation database address number CBA belongs to the respective function block's addressing word in the first memory field. In the address calculation unit ACU of an SPC system provided with the aforementioned system addressing body SAD, the selector switch described above is redundant because the block number register BNR directly feeds the block number decoder BDEC for the first memory field, and because the state code and the respective column address number, which are included in the thereby accessible addressing word, are transferred directly to the state table ST respective to ;in ;adder circuit ADD1. The jump base address number and the calculation database address number respectively in the available addressing word are transferred to an adder circuit ADD2 and ADD3 respectively in the arithmetic unit ARU. The other adder inputs of said adder circuits ADD2 and ADD3 respectively are connected to the jump number register JNR and the variable number register VNR respectively, and their sum outputs are connected to the system jump number decoder SJDEC and the system variable number decoder SVDEC respectively. To better explain the addressing steps, decimal number examples are inserted in fig. 4, and it is assumed that a jump is to be made to the function block with the block number 55 at the entry position with the jump number 2. On the basis of this jump instruction, the control unit registers the number 55 in the block number register and the number 2 in the jump number register. The block number decoder activates the addressing input no. 55 at the first field SF1 in the system addressing body SAD, and the corresponding addressing word is read. It is assumed that said addressing word contains 320 for the calculation database address number, 750 for the jump base address number and 460 for the column address number, and that the condition code activates the gate Gl. In the adder circuit ADD2, the sum 750 + 2 = 752 is formed of jump base address number and jump number, which sum is transferred to the system jump number decoder SJDEC, whereby in the second memory field SF2 access is obtained to the jump register with address number 752. It is assumed that the jump register group for the function block with block number 55 consists of 4 jump registers with address numbers 750 to 753. In connection with fig. 2, it has been described that sequence numbers are stored in the jump registers, the sequence number 0 defining the beginning of an instruction column with an assigned jump number 0. This means that under each jump base address number, e.g. under the address number 750 for the block number 55, the number 0 is registered as the lot number. Furthermore, it is assumed that in the jump register with address number 752 the number 25 is registered as the run number, which the adder circuit ADD1 adds to the column address number 460. This results in the instruction column of the function block with block number 55 in the system instruction memory beginning under the address number 460 and that the jump-in position with the jump number 2 has the address number 460 + 25 = 485. ;Furthermore, it is assumed that said instruction with the address number 485 contains the order to read, in the own function block with the block number 55, in turn the variables of the variable group with the variable number 1, and that the body with the index number 45 stands for trip. The control unit registers the variable number 1 in the variable number register VNR and the index number 45 in an organ index register DIR which is connected to the converter TD. The adder circuit ADD3 forms from the calculation database address number and the variable number the sum 320 + 1 = 321, which is transferred to the system variable number decoder, whereby in the third memory field SF3 access is obtained to the calculation data register with the address number 321. It is assumed that the calculation data register group for the function block with the block number 55 consists of 3 registers with corresponding address numbers 320 to 322, where the variable number 0 is also used to define one of the three occurring variable groups. Finally, it is assumed that in the available calculation data register CDR with the address number 321 is stored, as the starting address of the ordered variable group, the number 3022 in the system data memory and the number 4 as a constant, which indicates the number of bits per variable. The initially mentioned converter TD in the address calculation unit ACU evaluates the transferred calculation data and the organ index numbers and calculates that, as explained on p. 4, in the system data memory the second word quarter of the word with the address number 3033 should be read. , ;Although the proposed addressing steps are described under hen- . display to said three memory fields of the system addressing body and said three independently working adder circuits, it will not create any difficulty for the computer expert to adapt said step to the working method of the control unit system used. If it e.g. if additional registers and gates are used, one can manage but only one adder circuit, or one can combine the aforementioned three decoders at the system addressing body SAD into a single decoder. Moreover, it is one of the control unit's tasks to separate the accesses to the instruction memory in time from the accesses in the data memory, and also to control e.g. The "+l" adder's ADD4 input. The present description does not need to go into the per se known computer technology, which in fig. 2-4 is only indicated by means of three gates G2, G3 and G4, which control the inputs of the address number register AR and the "+l" adder's ADD4 input. In fig. 2 - 4 are the addressing bodies' registers and the system addressing body's memory fields only by means of read lines connected to the control unit, and the procedures for addressing a function block's instructions and variables are described under the assumption that the base addresses, page numbers, calculation data, etc. are already registered in appropriate registers and respective memory fields . At least with the SPC system's commissioning, but also with extensions, improvements and removal of errors, the addressing bodies must be charged. It is therefore advantageous to place the system addressing body in a function block of the second type, as this addressing function block is assigned to a corresponding addressing instruction column in the system instruction memory, and where the system addressing body's memory field forms the system addressing function block's variable groups. With the help of the addressing block's instruction column, beyond the described addressing steps, e.g. also in what manner, by means of the loading devices and on the basis of an investigation of unused areas in the computer's memory, the variables of the system addressing device are obtained and written. ;In order to show the proposed SPC system's ease of handling with reference to an example, it is assumed that an improved instruction column is to be introduced in one of the function blocks, which step in the known intrinsically interleaved systems would force a reorganization of the memories, i.e. a basic reload and a new test for all instruction columns and in connection with this a total system stop. In the proposed system, the new instruction column is introduced in a reserve function block with a reserve block number. The charging or updating and testing of the reserve block takes place in time periods which, according to the per se known rules for different degrees of priority, are calculated for such special functions so that the normal work is not disturbed, which with the original function block continues until the reserve block is ready to take over. In the same way, without disturbing the normal operation, the block exchange takes place, which consists in the original block being assigned a waiting state and the spare block being assigned the normal operating state and a block number converter BNCT, to which it is indicated in fig. 4 the block number register BNR is connected, converts the original block's block number to the reserve block number. ;Should the new block still not work flawlessly during normal work, just go back to the old block. When, after a trial period, it has been shown that the old block is no longer needed, its original addressing word is replaced with the spare block's addressing word. Thereby, the spare block is automatically assigned the original block number, so that said block converter • is set free and the spare block number is again available for the next handling. A total stop with a complete reload of the memories or another interruption of operation does not occur when dealing with the proposed system. It is easy to realize that the disturbance-free transition process described above from an old to a new function block is particularly important for an SPC relay station, which, for reasons of operational security, uses two computers working in parallel in a known manner. With known systems, said reorganization of one computer's memories makes it impossible to work in parallel with the not yet reorganized second computer, because each operation step of one computer must be compared with the step of the other computer. Only when both computers are reorganized, which is combined with a new start of the system, at which start all the connections that exist just then are broken* is the desired operating

sikkerheten ved parallelldriften igjen sikret. the safety of the parallel operation is again ensured.

Hvis to systemer ifolge det foreliggende forslag arbeider paral- If, according to the present proposal, two systems work in parallel

lelt og en feil oppstår, lettes feilsokningen allerede fordi den funksjonsblokk som ble anropt akkurat ved alarmtilfellet, and an error occurs, troubleshooting is already facilitated because the function block that was called exactly at the time of the alarm,

alltid er registrert i blokknummerregistret. Når det på i og for seg kjent måte er blitt konstatert i hvilken datamaskin nevnte blokk er feilaktig, kobles den feilfrie blokken til begge datamaskinene. Dette betyr at driftssikkerheten umiddel- are always registered in the block number register. When it has been ascertained in a known manner in which computer said block is faulty, the fault-free block is connected to both computers. This means that operational reliability immediately

bart er nesten hundre prosent gjenopprettet. Deretter byttes den feilaktige blokken ut slik det er beskrevet ovenfor, og til slutt gjenopptas det komplette samarbeidet. En ny start av teletrafikken forekommer overhodet ikke i forbindelse med å fjerne en feil. mustache is almost one hundred percent restored. Then the faulty block is replaced as described above, and finally the complete cooperation is resumed. A new start of telecommunications does not occur at all in connection with removing a fault.

Hvis en forbedret instruksjonskolonne skal innfores i det fore- If an improved instruction column is to be introduced in the pre-

slåtte SPC-systemet med to parallelt arbeidende datamaskiner, switched the SPC system with two computers working in parallel,

byttes kolonnene i begge datamaskinene ut, slik det er be- the columns in both computers are exchanged, as is be-

skrevet ovenfor ved anvendelse av reserveblokknumre, hvor written above using reserve block numbers, where

i in

nevnte trinn ved skiftingen utfores helt parallelt i begge datamaskinene. Ingen driftsforstyrrelse forårsakes på grunn av denne håndteringen, og driftssikkerheten reduseres ikke under håndteringen. said steps in the switching are carried out completely parallel in both computers. No operational disruption is caused due to this handling, and operational reliability is not reduced during handling.

Claims

1. Stored program-controlled (SPC) switching device which, for carrying out teletechnical functions, comprises organs controlled by a computer, e.g.

partly comprises function blocks (FBI, FB3, FB5) of a first type, each of which performs functions that are delimited from the functions of other blocks, and of which each contains an executing organ, e.g. selector stage (TLN) in the transmission station and input and output devices (IOQ) in the computer, as well as for the control of the implementing bodies necessary control body, and partly function blocks (FB2, FB4) of a different type, each of which only contains control body (PA, JOB) who perform board functions, e.g. to choose a possible telecommunication path and, when implementing the functions, to assign degrees of priority, as the governing bodies of both types of function blocks are part of the computer, which for the implementation of the system control comprises at least one control unit (CPU), which is connected to the governing bodies of a number of said function blocks, each of which is defined by an associated function block number, further that for each of the mentioned number of function blocks, an instruction and data memory (PS, DS) whose write and read contacts are connected to a information register (IR) in the control unit and whose addressing inputs via an address decoder (ADEC) are connected to an addressing device (AD) belonging only to the respective function block, and finally that a selector switch (SD) is provided, which switch is set using one of mentioned and in a block number register (BNR) registered block number, so that addr the addressing device of the thereby defined function block is connected to the control unit, which, with the help of the addressing device, controls the writing and reading respectively in said instruction and data memory (Fig. 1).

2. Device as stated in claim 1, characterized in that each addressing device (AD) comprises a state code register (SR), in which the associated function block's operating state is stored in coded form and which is connected to a state selector (SSD) at the selector switch (SD) , and that the control unit (CPU) comprises state monitoring devices (ST, AXR, Gl) which, depending on the state code received via the state selector, monitor said writing and reading respectively in the function block's memories (PS, DS). (Fig. 2).

3.. Device as stated in claim 1, characterized in that each addressing device (AD) comprises addressing parameter registers (APR), in which addressing parameters are stored, which define the storage structure of the control information in the memories of the associated function block, and that an addressing device is common to all address calculation unit (ACU) and connected operational parameter registers (OPR) are arranged in the control unit (CPU), to which operational parameter registers mentioned block number register (BNR) '. belong, and in which such parameters are stored for the implementation of a control operation that are not bound to said storage structure, the address calculation unit comprising an arithmetic unit (ARU) and registering in an address number register (AR) an address number calculated on the basis of the addressing and operation parameters , which is transferred to the address decoder (ADEC) of the associated memories (PS, DS) via an address selector (ASD) set to the respective function block at the selector switch (SD) (Fig. 2).

4. Device as specified in claim 3, characterized in that the addressing parameter registers (APR) in each of the addressing devices (AD) comprise a number of calculation data registers (CDR) accessible by means of a variable number decoder (VDEC) which are each defined by the corresponding variable number and which register calculation data that contains a digit constant, which indicates how many consecutive bits in the data memory (DS) each one of a number consists of using one of the variables defined by said variable number, which belongs to the control information for the respective function block and which in consecutive order forms a variable group whose beginning is included in a data memory word, whose address number also belongs to said calculation data, which data is transferred to a converter (TD) arranged in the address calculation unit (ACU) to be converted there so that the address number under which in the data memory (DS) is transferred to the address number register (AR) ) a variable ordered by the control unit (CPU) in said variable group is accessible, and that the operational parameter registers (OPR) include a variable number register (VNR) to record variable numbers which via a variable number selector (VSD) at the selector switch (SD) are supplied to one of said variable number decoders (VDEC) ) (Fig. 2).

5. Device as stated in claim 3, characterized in that the address parameter registers (APR) in each of the addressing bodies (AD) comprise a column address register (CAR), in which a column number is registered and a number using a jump number decoder (JDEC) available jump registers (JR), in which running numbers are registered, where the beginning of an instruction column is retrieved using the column address number, which instruction column using consecutive address numbers for the instruction memory is available and belongs to the respective function block's control information, and where each of the sequence numbers indicates the difference between the column address number and the address number for an instruction defined by one of a number of jump numbers in said instruction column, that the operation parameter registers (OPR) include a jump number register (JNR) to register said jump numbers, which in each addressing body defines its own jump register and which via a jump number selector (JSD) at the selector switch (SD) is supplied to one of the aforementioned jump number decoders (JDEC), and that a column belonging to the selector switch and connected to the column address register (CAR) of the addressing bodies moose (CSD) is connected to a first input of a first addition circuit (ADD1) belonging to the arithmetic unit (ARU), to whose second input the jump registers (JR) of all addressing devices are connected, and whose sum output is connected to the address number register (AR) (Fig. 3).

6. Device as set forth in one of claims 3-5, characterized in that said instruction and data memories (PS, DS) provided by a control unit (CPU) controlled by separate address decoders (ADEC) and said address selector (ASD) are made up of memory fields in a system instruction memory (SPS) and in a system data memory (SDS), which are provided with at least one connected to the address number register (AR) system address- decoder (SADEC), where in each memory field one of the variable groups or an instruction column is stored, of which a function block's control information consists.

7. Device as stated in claims 2 and 6, characterized in that said state register and addressing parameter register for all addressing means are made up of memory fields (SF1, SF2, SF3) in a system addressing means (SAD), said selector switch is made up of a block number decoder (BDEC) and said jump number decoder and variable number decoder at all the addressing devices are made up of a system jump number decoder (SJDEC) and a system variable number decoder (SVDEC), respectively, which in said memory fields (SFl, SF2, SF3) retrieve addressing words and said sequence number from the jump registers (JR) and said calculation data from the calculation data registers (CDR) respectively , where each addressing word obtained by means of one of the block numbers, except for said state code and said column address number, contains a jump base address number (JBA) which in the memory field (SF2;) which is connected to the system jump number decoder (SJDEC), retrieves for the instruction column of the respective function block the lot number that is defined by the jump number "0", and a calculation database address number (CBA) which, in the memory field (SF3) connected to the system variable number decoder (SVDEC), retrieves the respective function block's calculation data for the variable group defined by the variable number "0", further that in the jump number register ( JNR) registered jump number and said jump base address number (JBA) is fed to a second adder circuit (ADD2) whose sum output is connected to said system jump number decoder (SJDEC), and that the variable number registered in the variable number register (VNR) and said calculation database address number (CBA) is fed to a third adder circuit (ADD3) ), whose sum output is connected to said system variable number decoder (SVDEC). (Fig. 4) 8. Device as specified in claim 7, characterized in that said system addressing device (SAD) is designed so that its memory fields (SF1, SF2, SF3) are arranged as memory fields of the system instruction-respective system data memory (SP

S, SDS) and that said addressing word, lot number and calculation data are retrieved using the sister address decoder (SADEC).