NL8900813A - Snelwerkende uitgangsbuffer. - Google Patents

Description

* V.0. 208ί"

Titel: Snelwerkende uitgangsbuffer«

De uitvinding heeft betrekking op een informatie-verwerkingsstelsels en meer in het bijzonder op een snelwerkende uitgangsbuffer ten gebruike bij een geïntegreerde-ke-tengeheugeninrichting.

5 Thans zal worden gewezen naar fig. 1.

Zoals weergegeven in fig. 1 wordt bij een conventioneel informatieverwerkingsstelsel 1 gebruik gemaakt van een centrale processoreenheid 8, welke een adressignaal over een adresrail 12 toevoert aan een geheugen 4 teneinde te 10 veroorzaken, dat het geheugen 4 tijdens een uitgangsinterval uitgangsihformatie aan een informatierail 6 levert. Er zijn talrijke methoden gebruikt om de snelheid van informatieoverdracht binnen een conventioneel verwerkingsstelsel, als weergegeven in fig. 1 te vergroten. Vele van deze methoden 15 hebben evenwel in het algemeen geleid tot veranderingen in de stelsel- of geheugenarchitectuur zoals bijvoorbeeld blijkt uit de Amerikaanse octrooischriften 4.589.020, 4.577.293, 4.692.901, 4.694.431. Andere bekende benaderingen hebben een herformering van de uitgangsinformatie onder gebruik van 20 informatieschuifhandelingen omvat, waarbij bijvoorbeeld wordt gewezen op de Amerikaanse octrooischriften 4.573.141 en 4.561.071.

Thans zal worden gewezen naar fig. 2, welke een geïntegreerde-geheugenketen 4 toont, welke gewoonlijk 25 wordt betiteld als een geheugen "plaatje". Bij een conventioneel stelsel wordt informatie vanuit een geheugeninrich-ting zoals het plaatje 4 overgedragen onder gebruik van een uitgangsbuffer 20, welke veroorzaakt, dat een hoge of lage spanning op een uitgangslijn 46 tijdens het uitgangsinterval 30 een "1" of "0" voorstelt. Het uitgangssignaal wordt via een lijn 46 toegevoerd aan een uitgangspen 24 en vanuit de pen 24 naar een informatierail en/of een processoreenheid.

Een beperking, welke wordt opgelegd aan de snelheid van informatie-overdracht vanuit de geheugeninrichting, zo-35 als het plaatje 4, is gelegen in de periode, welke nodig is 8900813.

-2- f v* om de uitgangslijn 46 tot de vereiste hoge of lage spanning te laden, meer in het bijzonder in het meest slechte geval, waarbij de uitgangsinformatie tijdens naast elkaar gelegen uitgangsintervallen- wordt verschoven over een volledig 5 logisch niveau (dat wil zeggen vanuit "0" naar "1" of vanuit "1" naar "0").

Om een volledige logische zwaai vanuit "O" naar "1" tot stand te brengen, zal een conventionele snelwerkende uitgangsbuffer, zoals die, weergegeven in fig. 2, de uit-10 gangslijnspanning meer in het bijzonder vanuit een lage 0-volt toestand naar een hoge 5-volt toestand over een interval van 5 ns verschuiven, als aangegeven in fig. 3.

Een dergelijke snelle verschuiving veroorzaakt een sterke ruis in de voedingsbronnen, welke potentieel leidt tot in-15 formatiefouten. Dergelijke problemen zullen nog worden verzwaard wanneer de belasting bij de uitgangslijn toeneemt en de tijd om naar de volle spanning te zwaaien afneemt.

Er zijn verschillende mechanismen gebruikt om de snelheid van'informatieoverdracht gezien het uitgangslijn-20 laadprobleem te vergroten; deze methoden hebben zich evenwel niet geconcentreerd op een optimaal maken van de laadtijd van de uitgangslijn zelf.

Zo wordt bijvoorbeeld in het Amerikaanse octrooi-schrift 4.613.957 gebruik gemaakt van een spanningsverschil· 25 generator in plaats van een referentiepotentiaalgenerator om te detecteren of een informatiesignaal een drempelwaarde overschrijdt of onderschrijdt, waardoor wordt veroorzaakt, dat een aftastversterker onmiddellijk wordt omgekeerd naar een ander logisch niveau. Als een ander voorbeeld beschrijft 30 het Amerikaanse octrooischrift 4,575.823 een elektrisch te wijzigen niet-vluchtig geheugen met capacitieve organen om een snelle grendelwerking van een aftastversterker mogelijk te maken. De capacitieve uitschakelorganen maken gebruik van een bufferketen, welke tijdens hun registratiehandeling 35 niveauverschuiving over een logisch niveau kan uitvoeren.

Verder is het bekend, dat de laadtijd van de uit- 8900813.

-3- lö gangslijn kan worden gereduceerd door meer vermogen tijdens het uitgangsinterval aan de uitgangslijn toe te voeren.

Deze benadering vergroot evenwel de kans op vermogensstoten, welke kunnen leiden tot een geheugenbeschadiging en smelten 5 van componenten.

Derhalve beoogt de uitvinding te voorzien in een uitgangsbuffer, welke informatie met grote snelheid en gereduceerde ruis tijdens volledige logische zwaaien overdraagt-

Een verder doel van de uitvinding is het verschaffen 10 van een snelwerkende uitgangsinformatrebuffer, welke bestemd is om informatie uit of een geïntegreerde geheugenketen of een geïntegreerde processorketen over te dragen.

Een verder doel van de uitvinding is het verschaffen van een snelle informatieoverdracht zonder overigens de nor-15 male informatieoverdracht tijdens een conventioneel uitgangsinterval te wijzigen.

Een verder doel van de uitvinding is het verschaffen van een werkwijze voor het reduceren van de laadtijd van een uitgangslijn tijdens een uitgangsinterval.

20 Een verder doel van de uitvinding is het verschaffen van de werkwijze om de snelheid van informatieoverdracht te vergroten terwijl de noodzaak tot extra vermogen tijdens het uitgangsinterval en het gevaar van blootstelling van een geïntegreerde keten aan een groot vermogen tot een minimum 25 wordt teruggebracht.

De uitvinding is van nut bij een snelwerkend infor-matieverwerkingsstelsel, dat voorzien is van een uitgangslijn, die naar een hoge spanning of een lage spanning wordt gedreven om een logische "1" of "0" als uitgangsinformatie 30 tijdens een uitgangsinterval voor te stellen. Volgens de uitvinding wordt de lijn midden tussen de hoge en lage spanningsniveaus tijdens een voor-evenwichtsinterval, dat juist voor het volgende uitgangsinterval eindigt, voorgebalanceerd. Op deze wijze verkrijgt men bij het stel-35 sel de vereiste logische zwaaien op de uitgangslijn tijdens het uitgangsinterval bij een grotere snelheid en met minder 8300813.

-4- * ruis. De voorbalansketens bevinden zich op het plaatje op een afstand van de geheugenkern en bij de uitgangspennen teneinde verder vermogensgevaren tot een minimum terug te brengen.

5 De uitvinding zal onderstaand nader worden toege licht onder verwijzing naar de tekening. Daarbij toont: fig. 1 een blokschema van een conventioneel informa-tieverwerkingsstelsel; fig. 2 een schema van een informatieuitgangsketen 10 voor een conventioneel geheugenplaatje van een bekend type; fig. 3 een golfvormdiagram van de spanning op de uitgangslijn tijdens het begin van een uitgangsinterval; fig. 4 een schema van een informatieuitgangsketen overeenkomstig een uitvoeringsvorm volgens de uitvinding; 15 fig. 5 een schema van een spanningsegalisatieketen, welke volgens de uitvinding wordt toegepast; fig. 6 een tijddiagram ter illustratie van de relatieve tempering van het voorbalansinterval volgens de uitvinding; 20 fig. 7 een diagram, dat verschillende uitgangslijn- spanningen tijdens het initiële deel van een uitgangsinterval overeenkomstig de stand der techniek en volgens de uitvinding toont; fig. 8 een schema van een andere uitvoeringsvorm 25 volgens de uitvinding; fig. 9 een tijddiagram van voorbalansbesturings-signalen, welke bij de in fig. 8 afgebeelde uitvoeringsvorm volgens de uitvinding worden gebruikt; fig. 10 een eenvoudig schema, waarin het gebruik 30 van een vertragingsbesturingsketen voor het opwekken van voorbalansbesturingssignalen volgens de uitvinding is aangegeven ; fig. 11 een gedeeltelijk schema van een andere uitvoeringsvorm volgens de uitvinding; en 35 fig. 12 een schema van een andere uitvoeringsvorm volgens de uitvinding.

8900313.

4> * -5-

Gewezen wordt naar fig. 1. Fig. 1 toont een conventioneel informatieverwerkingsstelsel 1 van bekend type. In het informatieverwerkingsstelsel 1 bevindt zich een centrale processoreenheid 8 die door een aantal rails, waaronder een 5 plaatje-kiesrail 10, een adresrail 12 en een informatierail 6 is verbonden met een aantal geheugenplaatjes 4, 4A, 4B en 4C.

Voor het in fig. 1 weergegeven informatieverwerkingsstelsel zal initieel een plaatje-kiessignaal aan plaatje-10 kiesingang van het geheugenplaatje 4 worden toegevoerd en zal een adressignaal aan een adresingangspen van het plaatje 4 worden toegevoerd. Zoals bekend gebruikt het geheugenplaatje het adressignaal om de plaats in de geheugenkern vast te stellen vanwaaruit de uitgangsinformatie dient te 15 worden geleverd en zal daarna de uitgangsinformatie uit een ingangs/uitgangspen afleveren.

Thans wordt verwezen naar fig. 2. Fig. 2 is een diagram van een geheugenplaatje 4 met een uitgangsinformatie-buffer 20 om een uitgangslijn 46 in responsie op een uit een 20 digitale 1 of een digitale 0 bestaand signaal uit een adres in de geheugenkern naar een hoge of lage spanning te drijven.

Fig. 2 toont een INFORMATIE-ingangslijn vanuit het kern-geheugen (niet weergegeven), welke is gekoppeld met de poort-elektrode van een transistor 1.4 eneaiinverse INFORMATIE-lijn -25 vanuit de geheugenkern (niet weergegeven), welke is gekoppeld met de poortelektrode van een transistor 16. De afvoerelek-trode van de transistor 14 is aangesloten op een referentie-spanning, welke bij de weergegeven keten 5 volt bedraagt.

De toevoerelektrode van de transistor 16 is geaard. De toe-30 voerelektrode van de transistor 14 is gekoppeld met de af-voerelektrode van de transistor 16 en met een uitgangslijn 46. De uitgangslijn 46 bezit een uitgangslijnspanning,welke representatief is voor een digitale "1" of "0", welke tijdens een uitgangsinterval aan de uitgangspen 24 wordt toe-35 gevoerd.

Tijdens het bedrijf werkt de keten volgens fig. 2 als 8900813.

*· -6- volgt. Een logische 1 uit de geheugenkern veroorzaakt, dat een spanning over de INFORMATIE-lijn aan de poortelektrode van de transistor 14 zal worden toegevoerd en zal veroorzaken dat de inverse INFORMATIE-li jn uit de geheugenkern naar de 5 poortelektrode van de transistor 16 inactief blijft. Derhalve zal de spanning op de poortelektrode van de transistor 14 veroorzaken, dat de referentiespanning (5 volt) aan de lijn 46 wordt aangelegd. Omdat de inverse INFORMATIE-lijn naar de poortelektrode van de transistor 16 inactief is, zal over de 10 transistor 16 geen lading naar aarde vloeien. Wanneer derhalve een uit een 1 bestaand digitaalsignaal aan het geheugen wordt geleverd , zal de uitgangslijn 46 naar 5 volt worden gedreven, waardoor op de uitgangspen 42 een digitale "1" wordt voorgesteld.

Wanneer daarentegen door de geheugenkern een digitale 15 0 wordt geleverd, zal de inverse INFORMATIE-lijn actief worden en op de poortelektrode van de transistor 16 een spanning leveren, en zal de INFORMATIE-lijn bij de poortelektrode van de transistor 14 inactief worden. In dit geval zal de spanning op de lijn 46 over de transistor 16 naar aarde worden 20 gevoerd, zodat aan de uitgangspen 24 geen spanning zal worden toegevoerd.

Thans wordt verwezen naar fig. 3. Fig. 3 toont de spanning op de uitgangslijn 46 wanneer deze van een 0-niveau naar een niveau van 5 volt zwaait tijdens het begin van een uit-25 gangsinterval. Zoals aangegeven in fig. 3 treedt spannings-zwaai meer in het bijzonder op over een interval van 5 nanosec. Tengevolge van de steile en snelle verschuiving, welke nodig is van 0 volt tot 5 volt, zal de zwaai bijzonder veel ruis veroorzaken, waardoor de waarschijnlijkheid van een 30 waargenomen informatiefout toeneemt.

Thans wordt verwezen naar fig. 4. Fig. 4 is een schema van een uitvoeringsvorm volgens de uitvinding. Fig. 4 toont een uitgangsbuffer 2, welke is voorzien van een eerste transistor 38 met een afvoerelektrode, die met een referentie-35 spanning van 5 volt is verbonden, en een transistor 36 met een toevoerelektrode, welke is geaard, zoals bij de bekende 8900813.

-7- keten volgens fig. 2. De toevoerelektrode van de transistor 38 is met de afvoerelektrode van de transistor 36 en met de uitgangslijn 46 gekoppeld. Een INFORMATIE-lijn strekt zich vanuit de geheugenkern naar de poortelektrode van de tran-5 sistor 38 uit en een inverse INFORMATIE-lijn strekt zich vanuit de geheugenkern naar de poorteleketrode van de transistor 36 uit. Van een transistor 32 is een afvoerelektrode met de INFORMATIE-lijn gekoppeld en is de toevoerelektrode geaard. Een transistor 34 bezit een afvoerelektrode, welke 10 met de inverse INFORMATIE-lijn is gekoppeld, en een toevoerelektrode, welke is geaard. Een voorbalansbesturingssignaal van het kloktype, Φ, wordt aan de poortelektrode van de transistoren 32 en 34 toegevoerd.

Nog steeds verwijzende naar fig. 4 bezit de uitgangs-15 lijn 46 een uitgangspen 24, welke met het uitgangseind van de lijn is gekoppeld. Van een transistor 40 is de afvoerelektrode met de uitgangslijn 46 gekoppeld en is de toevoerelektrode gekoppeld met een egalisatieketen 12. De egalisatie-keten 12 omvat een aftastversterker 42. De egalisatieketen 20 12 dient voor het verschaffen van een egalisatiespanning van 2,5 volt over de transistor 40 aan de uitgangslijn tijdens een voorbalansinterval in responsie op het besturingssignaali .

De keten volgens fig. 4 werkt als volgt. Tijdens een uitgangsinterval zal de INFORMATIE-lijn of de inverse 25 INFORMATIE-lijn uit de geheugenkern een spanning aan de poortelektrode van of de transistor 36 of 38 toevoeren afhankelijk van de logische waarde van de informatie uit het geheugen.

In het geval, dat de logische waarde gelijk is aan 1, wordt een spanning aan de poortelektrode van de transistor 38 30 toegevoerd en wordt geen spanning over de inverse INFORMATIE-lijn aan de poortelektrode van de transistor 36 aangelegd Dientengevolge wordt een spanning van 5 volt vanuit de referentie-bron van 5 volt over de transistor 38 aan de uitgangsinforma-tielijn 46 en aan de uitgangspen 24 toegevoerd teneinde een 35 logische l.voor het uitgangsinterval te simuleren. In het geval, dat het geheugen een logische 0 levert, ontvangt de 8900813.

Λ -8- poortelektrode van de transistor 38 geen spanning over de INFORMATIE-lijn uit de geheugenkern doch wordt een spanning over de inverse INFORMATIE-lijn aan de poortelektrode van de transistor 36 aangelegd. Dientengevolge zal een spanning 5 op de lijn 46 over de transistor 36 naar aarde worden gevoerd om een "0"-informatieuitgangssignaal voor het uit-gangsinterval na te bootsen.

Thans zal de werking van het besturingssignaal φ volgens de uitvinding worden toegelicht.

10 Het besturingssignaal φ dient voor het verschaffen van een mechanisme om de spanning op de informatielijn 46 tijdens een voorbalansinterval op het niveau van 2,5 volt vooraf in balans te brengen, zodat de uitgangslijn 46 tijdens een uitgangsinterval niet over de hele afstand vanuit een 15 niveau van 0 volt naar een niveau van 5 volt behoeft te worden gewijzigd in het geval van een verandering in de uit-gangsinformatie van een 0 naar een logsche 1, en omgekeerd. Derhalve wordt het besturingssignaal φ vanuit een besturings-keten aan de poorten van de transistoren 32, 34 en 40 tij-20 dens een voorbalansinterval toegevoerd. Wanneer het besturingssignaal φ aan de poortelektrode van de transistor 32 wordt aangelegd zal een spanning op de INFORMATIE-lijn over de transistor 32 worden geaard, waardoor wordt belet, dat de transistor 38 een spanning aan de lijn 46 toevoert. Op 25 een soortgelijke wijze zal wanneer het besturingssignaal φ aan de poortelektrode van de transistor 34 wordt toegevoerd, een spanning op de inverse INFORMATlE-lijn naar aarde worden gevoerd, waardoor wordt belet, dat de transistor 36 de lijn 46 aardt. Derhalve zweeft tijdens een initiële periode van 30 het voorbalansinterval de spanning op de lijn 46 bij, bij benadering het laatste uitgangsniveau tot een egalisatie-spanning via de transistor 40 wordt aangelegd. Het besturingssignaal φ wordt toegevoerd aan de poortelektrode van de transistor 40 om te veroorzaken, dat een egalisatiespan-35 ning vanuit de egalisatieketen 12 over de transistor 40 aan de uitgangslijn 46 wordt toegevoerd. Dientengevolg wordt de 8900813.' -9- spanning vanuit of het 0-volt niveau of 5 volt naar 2,5 volt tijdens de voorbalansperiode gedreven. Het zou kunnen schijnen dat deze methode een moeilijkheid met zich meebrengt in het geval, dat de informatie voor het volgende 5 uitgangsinterval dezelfde blijkt te zijn als de informatie voor het voorafgaande uitgangsinterval behalve, dat de snelheid van conventionele informatieuitgangsstelsels is gebaseerd op het slechtste geval, waarbij een volle logische zwaai tussen opeenvolgende uitgangsintervallen optreedt. In 10 het slechtste geval, zoals bij een zwaai van "0" naar "1”, brengt de keten volgens de uitvinding de uitgangslijn vooraf in evenwicht op een spanning midden tussen de hoge en lage uitgangs-lijnspanningen,zodat slechtsdehelftvan de volle lading, welke nodig is, tijdens het uitgangsinterval behoeft te vloeien.

15 Zoals meer uitvoerig hierna zal worden besproken wordt het voorbalansinterval zodanig gekozen, dat dit begint na ontvangst van een adressignaal voor het volgende uitgangssignaal en eindigt voor het begin van het volgende uitgangsinterval.

20 De uitvinding trekt voordeel van het feit, dat naar het eind van een stroomuitgangsinterval de uitgangsinforma-tiewaarde reeds in een ontvangeenheid, zoals de centrale processoreenheid tot stand is gebracht.

Thans wordt verwezen naar fig. 5. Fig. 5 toont een 25 egalisatieketen 12, welke wordt gebruikt voor het verschaffen van een constante egalisatiespanning over de transistor 40 aan de uitgangslijn 46. In de egalisatieketen 12 bevindt zich een aftastversterker 42 met een positieve ingang en een negatieve ingang. De toevoerelektrode van de transistor 40 30 is met de negatieve ingang van de aftastversterker 42 over een ingangslijn gekoppeld. Een referentiespanning wordt aan de positieve ingang van de aftastversterker 42 over een re-ferentiespanningslijn toegevoerd. Van de transistor 52 is de toevoerelektrode met referentiespanningslijn gekoppeld.

35 Tevens is een transistor 54 afgebeeld, waarvan de afvoer-elektrode met de toevoerelektrode van de transistor 52 is 8900 813 4* -10- gekoppeld. De afvoerelektrode van de transistor 52 is met een referentiespanning van 5 volt gekoppeld en tevens met de poortelektrode van de transistor 52. De afvoerelektrode van de transistor 54 is met de poortelektrode van de tran-5 sistor 54 gekoppeld. De toevoerelektrode van de transistor 54 is geaard. Van de aftastversterker 42 is een uitgang met de poortelektrode van de transistor 48 en de tweede uitgang met de poortelektrode van de transistor 50 verbonden.

De afvoerelektrode van de transistor 48 is gekoppeld met een 10 voedingsbron (in dit geval 5 volt) en de toevoerelektrode van de transistor 48 is met de afvoerelektrode van de transistor 50 gekoppeld. De toevoerelektrode van de transistor 50 is geaard. De toevoerelektrode van de transistor 48 en de afvoerelektrode van de transistor 50 zijn via de ingangs-15 lijn met de negatieve ingang van de aftastversterker 42 gekoppeld.

Tijdens het bedrijf past binnen de egalisatieketen 12, weergegeven in fig. 5, de aftastversterker 42 het verschil tussen de positieve en negatieve ingangssignalen daarvan af 20 teneinde over de transistor 40 tijdens een voorbalansinter-val volgens de uitvinding een constante spanning van 2,5 volt te verschaffen. De keten in fig. 5 is slechts ter illustratie en men kan volgens de uitvinding andere' ketens gebruiken, die in staat zijn om tijdens het voorbalansinter1-25 val een spanning van 2,5 volt te leveren.

Thans wordt verwezen naar fig. 6. Fig. 6 toont de tempering voor verschillende stappen bij het verwerken van een uitgangsinformatieverzoek in een geheugenketen en toont meer in het bijzonder het voorbalansinterval ten opzichte 30 van andere uitgangsgebeurtenissen. Zoals aangegeven in fig. 6 wordt tijdens een initiële periode een adressignaal uit bijvoorbeeld de centrale informatieverwerkingseenheid ontvangen op een adrespen van het geheugenplaatje. Het adressignaal wordt ontvangen tijdens een initieel interval 35 dat op een conventionele wijze wordt bepaald als een "adres-overgangsdetectie"-signaalinterval (ATD), dat in fig. 6 is 89008)3.

-11- weergegeven als het interval van Tl tot T2, Bij ontvangst van het ATD-signaal wordt het adres in de geheugenkern gebracht, hetgeen een periode van T2 tot enige tijd neemt welke eindigt voor het volgende uitgangsinterval. Wanneer de 5 informatie eenmaal is gevonden, wordt de informatie als uitgangsinformatie uit de geheugenkern tijdens een uitgangsinterval geleverd, welk interval zoals aangegeven in fig. 6 bij het tijdstip T5 begint. Voor een typerend stelsel legt de tijd van Tl tot T5 de ontwerpoverwegingen vast. De perιοί 0 de van Tl tot T5 stelt de tijd voor, waarin de geheugenke-ten het adressignaal moet ontvangen, de uitgangsinformatie uit de geheugenkern vastnemen, en gereed moet zijn om de uitgangsinformatie vanuit de uitgangspen aan de uitgangsin-formatierail toe te voeren.

15 Zoals aangegeven in fig. 6 is het voorbalansinterval zodanig gekozen dat dit begint na ontvangst van het adressignaal en juist voor het begin van het volgende uitgangsinterval eindigt.

Thans wordt verwezen naar fig. 7. Fig. 7 is een diagram 20 voor de uitganslijnspanning bij een aantal voorbalansscena-rio's. Lijn 110 stelt een uitgangslijnspanning voor, welke representatief is voor een logische 1 tijdens een uitgangsinterval. Lijn 120 stelt een uitgangslijnspanning voor, welke representatief is voor een logische 0 tijdens hetzelf-25 de interval. Op het tijdstip T3 in fig. 7 begint het voorbalansinterval en wordt de spanning op de lijn 46 door de spanningsegalisatieketen naar 2,5 volt (lijn 200) gedreven. Dit resultaat treedt op onafhankelijk van het feit of de spanning op de lijn 46 al dan niet eerder wordt voorgesteld -30 door een uit een 1 bestaand logisch niveau, zoals blijkt uit de lijn 110, of een uit een 0 bestaand logisch niveau, als voorgesteld door de lijn 120.

Bij de stand der techniek zou indien de spanning op de uitgangslijn representatief was voor 0 dat wil zeggen 35 zich bij 0 volt of een laagspanningsniveau bevond, en de volgende uitgangsinformatie, welke moest worden voorgesteld, &9 0 0 813 t -12- gelijk was aan 1, de uitgangslijn van O volt tot 5 volt, meer in het bijzonder over een interval van 5 nanosec. als voorgesteld door de lijn 170 worden gedreven. De lijnen 130, 140 en 150 en 160 stellen verschillende uitgangslijnspan-5 ningsscenario's volgens de uitvinding voor. De lijn 130 stelt de aandrijving van de spanning op de lijn 46 vanuit het door de lijn 200 voorgestelde voorbalansspanningsniveau naar een volledig logisch 1-spanningsniveau in 2,5 nanosec. voor .Zoals blijkt benadert dit de aandrijfhelling van de stand 10 der techniek doch verkrijgt men het logische 1 niveau in de helft van de tijd. Indien de volle 5 nanosec. nodig is om de lijnspanning vanuit de voorbalansspanning naar het volle niveau van 5 volt te drijven, blijkt uit lijn 140, dat een veel geleidelijker helling mogelijk is, waardoor een reduc-15 tie optreedt in de ruis, de hellingssnelheid, en de informatiefout. De lijnen 150 en 160 tonen de resultaten van de lijn 130 en 140 doch stellen het aandrijven van de lijnspanning uit de voorbalansspanning tot 0 volt tijdens een uit-gangsinterval voor.

20 Thans wordt verwezen naar fig. 8. Fig. 8 toont een andere uitvoeringsvorm volgens de uitvinding welke overeenkomt met die, welke is weergegeven in fig. 4, behoudens dat andere besturingssignalen wordén gebruikt om de poorten van de transistoren 32, 34 en 40 te besturen. In fig. 8 25 wordt een eerste besturingssignaal φ 1 tijdens het hele voorbalansinterval aan de poortelektrode van de transistoren 32 en 34 toegevoerd. Een tweede besturingssignaal φ 2 wordt tijdens een ondergedeelte van het voorbalansinterval aan de poortelektrode van de egalisatietransistor 40 toegevoerd.Tijdens 30 het voorbalansinterval wordt de spanning eerst aan de poortelektrode van de transistoren 32 en 34 toegevoerd in verband met het besturingssignaalφ 1 teneinde te veroorzaken, dat een eventuele spanning op de INFORMATIE-lijn en de inverse INFORMATIE-lijn naar aarde wordt gekoppeld.

35 Derhalve zal gedurende een initiële periode tijdens • het voorbalansinterval de spanning op de lijn 46 bij de 89 00 813 .

-13- waarde daarvan tijdens het geldende uitgangsinterval zeven.

Daarna wordt het besturingssignaalφ 2 toegevoerd aan de poortelektrode van de transistor 40 teneinde tijdens voorbalansinterval een egalisatiespanning aan de lijn 46 5 toe te voeren. Het besturingssignaal φ2 wordt aan de poortelektrode van de transistor 40 toegevoerd gedurende een be-sturingsinterval, dat juist voor het eind van het bestu-ringsinterval van φ1 verstrijkt, zodat de egalisatieketen juist voor de deactivering van de transistoren 32 en 34 ten 10 opzichte van de lijn 46 wordt geïsoleerd.

Fig. 9 is een gegeneraliseerd schema waarin de tijd-relatie tussen de besturingssignalen φΐ enφ 2 is aangegeven. De in fig. 9 aangegeven tempering belet verder een onbeoogde koppeling van de egalisatiespanning met de uitgangs-15 lijn wanneer de lijn door de transistoren 36 en 38 wordt geladen of wordt geaard.

Thans wordt verwezen naar fig. 10. Fig. 10 is een blokschema van een eenvoudig mechanisme voor het opwekken van de voorbalansbesturingssignalen, die volgens de uit-20 vinding dienen te worden gebruikt. Fig. 6 toont, dat het ATD-signaal een meetbare duur en voorafbepaalde tijdrelatie ten opzichte van het begin van het uitgangsinterval heeft. Derhalve is het mogelijk het ATD-signaal in de besturings-keten 60 gedurende voorafbepaalde perioden te vertragen 25 teneinde de uitgangsbesturingssignalen φ, φ1 en φ 2 te verkrijgen.

Thans wordt verwezen naar fig. 11. Fig. 11 toont een informatieuitgangsstelsel 60 dat voorzien is van een geheugen voor het ontvangen van een adressignaal. Het ge-30 heugen levert als uitgangssignaal een informatiegeheugen-signaal, dat afhankelijk van de informatie in het geheugen een wlw of "0“ is. Het adressignaal wordt ook ontvangen door een besturingsketen, welke het signaal vertraagt om het besturingssignaal φΐ op te wekken. Fig. 11 toont ook 35 twee ketens 92 en 94, welke een spanning over de INFORMATIE-lijn en de inverse INFORMATIE-lijn verschaffen in afhanke- 8900813.

-14- lijkheid van het logische uitgangssignaal (informatiegeheu-gen) uit de geheugenkern. In het geval, dat het logische uitgangssignaal (informatiegeheugen) 0 is, levert de keten 92 een hoge spanning aan de inverse INFORMATIE-lijn. In het 5 geval, dat het logische uitgangssignaal een 1 is, levert de keten 94 een hoge spanning op de INFORMATIE-lijn. De keten 92 omvat een referentiespanning van 5 volt, welke toevoer-elektroden van transistor 70 met een p-kanaal wordt toegevoerd. Van de transistor 70 is de poortelektrode met het ge-10 heugen gekoppeld en is de afvoerelektrode gekoppeld met de afvoerelektroden van dé transistor 72. Van de transistor 72 is de toevoerelektrode geaard en is de poortelektrode tevens met het geheugen verbonden. De afvoerelektrode van de transistor 70 en de afvoerelektrode van de transistor 72 zijn met 15 de inverse INFORMATIE-lijn gekoppeld. In de keten 94 is van een transistor 80 met p-kanaal een toevoerelektrode op een referentiespanning van 5 volt aangesloten en is de poortelektrode met een geheugen gekoppeld. De afvoerelektrode van de transistor 80 is met de afvoerelektrode van de transistor 82 20 gekoppeld. De toevoerelektrode van de transistor 82 is geaard en de poortelektrode van de invertor-transistor 82 is eveneens met het geheugen gekoppeld. De afvoerelektrode van de transistor 80 is met de INFORMATIE-lijn gekoppeld.

Nog steeds verwijzend naar fig. 11 toont deze twee 25 voorbalansketens overeenkomstig een andere uitvoeringsvorm volgens de uitvinding. Zoals aangegeven in fig. 11 vindt men daarin een eerste voorbalansketen 96 die in de inverse INFORMATIE-lijn is opgenomen, en een tweede voorbalansketen 98, welke is opgenomen in de INFORMATIE-lijn. De keten 96 30 bestaat uit een transistor waarvan de toevoerelektrode met de afvoerelektrode van de transistor 70 is gekoppeld, en een afvoerelektrode, welke over de inverse INFORMATIE-lijn met de uitgangsbuffer is gekoppeld. Een besturingssignaalφ 1 wordt over een invertor 74 aan de poortelektrode van de transistor 35 76 toegevoerd. In de keten 98 is van een transistor 86 de toevoerelektrode gekoppeld met de afvoerelektrode van de 89 00 & 13.’ -15- transistor 80, en is de afvoerelektrode over de INFORMATIE-lijn met een uitgangsbuffer gekoppeld. Een besturingssignaal Φ 1 wordt via een invertor 84 aan de poortelektrode van de transistor 86 toegevoerd. Tijdens het bedrijf deactïveren de 5 ketens 96 en 98 de INFORMATIE-lijn en inverse INFORMATIE-lijn tijdens het voorbalansinterval wanneer het besturingssignaal Φ 1 actief is. De uitgangsbuffer is via een uitgangslijn verbonden met een uitgangspen. De uitgangsbuffer en de ketens 92, 94, 96 en 98 dienen zo dicht mogelijk te worden opge-10 steld bij de uitgangspen en zo ver mogelijk van de geheugen-kern.

Thans wordt verwezen naar fig. 12, welke een andere uitvoeringsvorm van een uitgangsketen 3 met voorbalansken-merken volgens de uitvinding toont. In de uitgangsketen 3 15 worden het uitgangssignaal uit de geheugenkern en de bestu-ringssignalen via logische ketens gevoerd om de spanning op de INFORMATIE-lijn en inverse INFORMATIE-lijn tijdens voor-balansintervallen te besturen. Zowel de INFORMATIE- als de inverse INFORMATIE-lijn wordt geïnactiveerd indien Φ 1 actief 20 is omdat de ingangssignalen naar de EN-poorten 220 en 230 uit invertors 260 en 270 in dit geval op een waarde 0 worden ingesteld. De INFORMATIE-lijn zal ook inactief zijn indien het kernuitgangssignaal gelijk is aan 0 en de inverse INFORMATIE-lijn zal inactief zijn indien het kernuitgangs-25 signaal gelijk is aan 1.

De boven beschreven uitvoeringsvormen volgens de uitvinding, welke als een uitgangsbuffer kunnen worden gebruikt, dienen fysisch zo dicht mogelijk bij de uitgangspen op bijvoorbeeld een geheugenplaatje te worden opgesteld ten-30 einde de mogelijke gevaren voor de geheugenkern, veroorzaakt door energiestoten verder te reduceren.

Het is volgens de uitvinding mogelijk deze toe te passen op andere ketens dan geïntegreerde ketens en andere geïntegreerde ketenelementen dan geheugenplaatjes bijvoorbeeld 35 bij ketens, welke informatie uit de centrale processoreen-heid overdragen. Bovendien kunnen de voorbalansbesturings- 89 00 813 ί τ -16- signalen ten opzichte van andere uitgangsgebeurtenissen dan een adressering in afhankelijkheid van de uitgangsomgeving worden gedefinieerd.

8900813.

Claims (7)

1. Werkwijze voor het verschaffen van een snelle digitale informatie-uitvoer met het kenmerk, dat een uitgangs-lijn naar een lage spanning voor het voorstellen van een digitale 0 en naar een hoge spanning voor het voorstellen 5 van een digitale 1 tijdens uitgangsintervallen wordt gedreven, en de uitgangslijn naar een spanning tussen deze hoge en lage spanningen gedurende een voorbalansinterval, dat aan elke uitgangsinterval voorafgaat, wordt gedreven.

2. Snelwerkende informatie-uitgangsbuffer gekenmerkt 10 door een uitgangslijn, organen om de uitgangslijn tijdens uitgangsintervallen naar een lage spanning te drijven om een digitale 0 voor te stellen, organen om de uitgangslijn gedurende uitgangsintervallen naar een hoge spanning te drijven om een digitale 1 voor te stellen, en organen om de uitgangs-15 lijn naar een voorafbepaalde spanning tussen de hoge spanning en de lage spanning tijdens voorbalansinterval, dat aan elke uitgangsinterval voorafgaat, te drijven.

3. Informatieuitgangsketen gekenmerkt door een uitgangslijn, organen om tijdens een uitgangsinterval een 1- of 0- 20 signaal voor het aangeven van een digitaal uitgangssignaal te verschaffen, eerste ketenorganen om de uitgangslijn gedurende uitgangsintervallen waarbij het genoemde signaal een 1 is naar een hoge spanning te drijven, tweede ketenorganen om de uitgangslijn gedurende uitgangsintervallen waar-25 bij het genoemde signaal een 0 is, naar een lage spanning te drijven, organen om de eerste en tweede ketens tijdens voorbalansintervallen die aan elk uitgangsinterval voorafgaan, te inactiveren, en organen om de uitgangslijn tijdens voorbalansintervallen naar een spanning, welke bij benadering 30 midden tussen de hoge en lage spanningen is gelegen, te drijven.

4. Snelwerkend stelsel voor het verschaffen van een uitgangsinformatie gekenmerkt door ketenorganen om tijdens uitgangsintervallen digitale 1- en 0-signalen voor het aan- 8900813. -18- geven van uitgangsinformatie te verschaffen, een eerste transistor, welke op een referentiespanning is aangesloten en met een uitgangslijn is verbonden, een tweede transistor, welke is geaard en met de uitgangslijn is verbonden, waar-5 bij de uitgangslijn tussen de eerste transistor en de tweede transistor is gekoppeld, waarbij de eerste en tweede tran-sistoren elk zijn voorzien van een poortelektrode, eerste organen om een spanning aan de poortelektrode van de eerste transistor te voeren wanneer de digitale waarde 1 is ten-10 einde de uitgangslijn naar een hoge spanning te drijven, tweede organen om een spanning aan de poortelektrode van de tweede transistor toe te voeren wanneer de digitale waarde 0 is teneinde de uitgangslijn naar een lage spanning te drijven, eerste organen om genoemde eerste aandrijforganen 15 tijdens voorbalansinterval dat aan elk uitgangsinterval voorafgaat, te inactiveren, tweede organen om de tweede aandrijforganen tijdens de voorbalansintervallen te inactiveren, en organen om de uitgangslijn naar een voorafbepaalde spanning te drijven tijdens de voorbalansintervallen ten-20 einde de snelheid van het aandrijven van de uitgangslijn naar de hoge en lage spanningen tijdens de uitgangsinter-vallen te vergroten.

5. Informatieverwerkingsstelsel voor het leveren van uitgangsinformatie tijdens een uitgangsinterval in responsie 25 op een adressignaal, dat aan het stelsel wordt toegevoerd, gekenmerkt door een geheugen voor het leveren van een digitaal signaal; de uitgangsinformatie aan te geven, bij ontvangst van het adressignaal, een eerste keten, welke met het geheugen is gekoppeld om tijdens een uitgangsinterval 30 waarbij de logische waarde gelijk is aan "l" een eerste signaal op te wekken, een tweede keten, welke met het geheugen is gekoppeld om tijdens een uitgangsinterval waarbij de logische waarde gelijk is aan "0" het eerste signaal op tewak-ken, waarbij de eerste keten een tweede signaal opwekt 35 wanneer de logische waarde gelijk is aan "O" en wel tijdens • een voorbalansinterval, welk voorbalansinterval begint na 8900813. 5 -19- ontvangst van het adressignaal en eindigt voor het begin van het volgende uitgangsinterval, en de tweede keten het tweede signaal opwekt wanneer de logische waarde gelijk is aan nl", en wel tijdens het voorbalansinterval.

6. Stelsel volgens conclusie 5, gekenmerkt door een uitgangslijn, een derde keten, welke met de uitgang van de eerste keten is gekoppeld om de uitgangslijn in responsie op het eerste signaal naar een hoge spanning te drijven, een vierde keten, welke met de uitgang van de tweede keten 10 is gekoppeld om de uitgangslijn in responsie op het eerste signaal naar een lage spanning te drijven, waarbij de derde en vierde keten in responsie op het tweede signaal worden geïnactiveerd, en een vijfde keten om de uitgangslijn tijdens het voorbalansinterval naar een voorafbepaalde span-15 ning te drijven.

7. Snelwerkende informatie-uitgangsbuffer volgens conclusie 2, waarbij de uitgangsbuffer en de uitgangsketen zijn ondergebracht in een geïntegreerde keteninrichting met een geheugenkern en een uitgangsklem, waarbij de buffer 20 en de keten zich bij de klem en op een afstand van de geheugenkern bevinden. 89 00 813.