NL8002492A - Werkwijze ter vervaardiging van een halfgeleiderinrichting. - Google Patents

Werkwijze ter vervaardiging van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL8002492A
NL8002492A NL8002492A NL8002492A NL8002492A NL 8002492 A NL8002492 A NL 8002492A NL 8002492 A NL8002492 A NL 8002492A NL 8002492 A NL8002492 A NL 8002492A NL 8002492 A NL8002492 A NL 8002492A
Authority
NL
Netherlands
Prior art keywords
layer
region
conductivity type
buried
epitaxial layer
Prior art date
Application number
NL8002492A
Other languages
English (en)
Other versions
NL186662B (nl
NL186662C (nl
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NLAANVRAGE8002492,A priority Critical patent/NL186662C/nl
Priority to GB8111623A priority patent/GB2075257B/en
Priority to CA000376122A priority patent/CA1165012A/en
Priority to US06/257,672 priority patent/US4466171A/en
Priority to DE3116268A priority patent/DE3116268C2/de
Priority to IT21369/81A priority patent/IT1137566B/it
Priority to IE936/81A priority patent/IE51323B1/en
Priority to AU69875/81A priority patent/AU544817B2/en
Priority to CH2735/81A priority patent/CH655202A5/de
Priority to FR8108317A priority patent/FR2481518A1/fr
Priority to JP6616481A priority patent/JPS571260A/ja
Publication of NL8002492A publication Critical patent/NL8002492A/nl
Publication of NL186662B publication Critical patent/NL186662B/nl
Application granted granted Critical
Publication of NL186662C publication Critical patent/NL186662C/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Description

*· - — · c ·>Λ· » PHN 9738 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven "Werkwijze ter vervaardiging van een halfgeleiderinrichting".
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij wordt uitgegaan van een eenkristallijn halfgeleidend substraatgebied en waarbij in een eerste oppervlaktedeel van het substraatgebied een eerste doteringsstof wordt 5 geïntroduceerd ter vorming van tenminste een eerste begraven laag van het eerste geleidingstype, waarna op het substraatgebied een epitaxiale laag wordt aangegroeid en door diffusie vanuit de eerste begraven laag het daarboven gelegen deel van de epitaxiale laag over zijn gehele dikte wordt omgezet in een eerste gebied van het eerste geleidingstype.
10 Voor het realiseren van halfgeleiderinrichtingen, in het bij zonder voor de vorming van monolithische geïntegreerde schakelingen, is het vaak nodig om naast elkaar liggende, aan een zelfde halfgeleiderop-pervlak grenzende gebieden van tegengesteld geleidingstype te vormen. Zo moeten bijvoorbeeld in schakelingen die complementaire veldeffekttransis-15 tors met geïsoleerde sbuurelektrode bevatten, de n-kanaal en de p-kanaal-transistor in naast elkaar gelegen gebieden van verschillend geleidingstype worden aangebracht. In de praktijk worden deze gebieden verkregen door uit te gaan van een substraatgebied van een eerste geleidingstype, waarin de eerste veldeffekttransistor wordt gevormd, in welk substraat-20 gebied door dotering een gebied van het tweede, tegengestelde geleidingstype gevormd wordt waarin de tweede, met de eerste complementaire veldeffekttransistor wordt aangebracht.
De genoemde dotering kan bijvoorbeeld door diffusie vanaf het oppervlak geschieden, in welk geval in het algemeen de doteringsconeen-25 tratie vanaf het oppervlak afneemt. Dit is in vele gevallen een ongewenst doteringsprofiel. Een dergelijk profiel geeft 6f aanleiding tot een hoge drempelspanning van de veldeffekttransistor tengevolge van een hoge oppervlaktedotering, óf, wanneer deze laatste laag gekozen wordt, tot een hoge weerstand van het gediffundeerde gebied evenwijdig aan het 30 oppervlak. Dit laatste kan tot ongewenste verschijnselen zoals bijvoorbeeld thyristor-effekten en dergelijke aanleiding geven.
Men heeft getracht, op verschillende manieren het doteringsprofiel in de gewenste richting te veranderen. Volgens een eerste methode 800 2 4 92 « % PHN 9738 2 * ' · · -». · S 'Λ+S.
kan na het indiffunderen de doteringsconcentratie door uitdiffusie in een geëvacueerde capsule aan het oppervlak worden verlaagd. Dit is echter een gecompliceerde en dure processtap. Ook kan bij vorming van het tweede gebied door ionenimplantatie, behalve een doteringsstof van het tweede ge-5 leidingstype ook een zekere hoeveelheid van een doteringsstof van het eerste geleidingstype geïmplanteerd worden, waardoor aan het oppervlak door compensatie een lagere netto-doteringsconcentratie wordt verkregen.
Dit heeft echter het nadeel dat de ladingsdragerbeweeglijkheid ten gevolge van de hoge bruto-doteringsconcentratie (donors + acceptors) afneemt.
10 Een werkwijze zoals in de aanhef beschreven is bekend uit het
Britse octrooischrift 1176263. Daarbij wordt in een epitaxiale laag van een eerste geleidingstype een zich tot aan het oppervlak van de epitaxiale laag uitstrekkend gebied van het tegengestelde geleidingstype gevormd door diffusie vanuit een tussen het substraat en de epitaxiale 15 laag gevormde begraven laag van het tweede geleidingstype. Het zo gevormde gebied heeft een vanaf het substraat naar het oppervlak afnemende doteringsconcentratie. De zijdelingse diffusie geeft echter aanleiding tot een belangrijke zijwaartse uitbreiding van het gebied, hetgeen het benodigde kristaloppervlak vergroot en de pakkingsdichtheid van de 20 schakeling vermindert. Voor het bereiken van een maximale pakkingsdichtheid, en in voorkomende gevallen ook om andere redenen is het gewenst, naast elkaar gelegen gebieden van tegengesteld geleidingstype te vormen die met elkaar een pn-overgang vormen welke nagenoeg loodrecht op het halfgeleideroppervlak staat of althans niet geheel door laterale diffu-25 sie vanuit één der beide gebieden bepaald wordt.
De uitvinding beoogt onder meer, een werkwijze aan te geven voor het vormen van twee naast elkaar gelegen, aan elkaar grenzende gebieden van tegengesteld geleidingstype waarbij de richting van de pn-overgang tussen deze gebieden binnen bepaalde grenzen gecontroleerd kan 30 worden.
De uitvinding berust onder meer op het inzicht, dat dit bereikt kan worden door gebruik te maken van twee naast elkaar aangebrachte, op oordeelkundige wijze ten opzichte van elkaar geplaatste begraven lagen van tegengesteld geleidingstype, met doelmatig gekozen doterings-35 stoffen en doteringsconcentraties.
Een werkwijze van de in de aanhef beschreven soort is volgens de uitvinding daardoor gekenmerkt, dat naast de eerste begraven laag door introductie van een tweede doteringsstof ten minste een tweede be- 800 2 4 92 » * ......
" · " ' - - -S -ΛρΛ.1· PHN 9738 3 graven laag van het tweede geleidingstype wordt aangebracht, en door diffusie vanuit de tweede begraven laag het daarboven gelegen deel van de epitaxiale laag over zijn gehele dikte wordt omgezet in een tweede gebied van het tweede geleidingstype, waarbij de eerste en de tweede be-5 graven laag zo dicht bij elkaar worden aangebracht dat het eerste gebied en het tweede gebied over nagenoeg de gehele dikte van de epitaxiale laag. aan elkaar grenzen en een pn-overgang vormen. .
Door toepassing van de werkwijze volgens de uitvinding is het mogelijk, om door een geschikt keuze van de onderlinge afstand der be-10 graven lagen, van de doteringsstoffen van de begraven lagen (dus van de diffusiecoëfficienten) en van de doteringsconcentraties, de vorm en richting van de pn-overgang tussen de beide door diffusie vanuit de begraven lagen gevormde gebieden binnen bepaalde grenzen te beïnvloeden en te besturen. Met behulp van deze werkwijze kunnen halfgeleiderinrichtin-I5 gen van uiteenlopende aard worden vervaardigd.
Ofschoon voor beide begraven lagen doteringsstoffen met bij een zelfde temperatuur verschillende diffusiecoëfficienten kunnen worden gekozen, is een voorkeursuitvoering van de werkwijze volgens de uitvinding daardoor gekenmerkt, dat de eerste doteringsstof en de tweede dote-20 ringsstof bij één bepaalde diffusietemperatuur praktisch dezelfde diffu-siecoëfficient in de epitaxiale laag hebben. Zulke doteringsstoffen zijn bijvoorbeeld fosfor en boor (in silicium). Met voordeel worden dan bovendien eerste en tweede begraven lagen met praktisch dezelfde oppervlak-tedoteringsconcentratie (aan het substraatoppervlak) aangebracht. In dat 25 geval staat de verkregen pn-overgang tussen de beide aangrenzende gediffundeerde gebieden vrijwel loodrecht op het oppervlak.
In de meeste gevallen zal er de voorkeur aan gegeven worden, de werkwijze zo uit te voeren dat de verkregen pn-overgang tussen het eerste en het tweede gebied in de epitaxiale laag nagenoeg loodrecht op 30 het oppervlak staat. Dit kan, in plaats van door het kiezen van doteringsstoffen met dezelfde diffusiecoëfficient en concentratie, bij benadering ook geschieden door andere geschikt gekozen combinaties van diffusiecoëfficienten en doteringsconcentraties, waarbij dan bijvoorbeeld de doteringsstof met de kleinste diffusiecoëfficient een grotere doterings-35 concentratie krijgt.
Als de begraven lagen niet aan elkaar grenzen dienen zij zo dicht bij elkaar aangebracht te worden dat de gevormde eerste en tweede gebieden over ten minste een deel van de dikte van de epitaxiale laag 80 0 2 4 92
- AV
ΡΗΝ 9738 4 * · ‘ · ' - -. · * aan elkaar grenzen, tengevolge van de optredende zijdelingse diffusie.
Bij voorkeur zal de werkwijze zo worden uitgevoerd dat het eerste en het tweede gebied over de gehele dikte van de epitaxiale laag aan elkaar grenzen. Het eenvoudigst is dit te bereiken door er voor te zorgen dat 5 de beide lagen praktisch aan elkaar grenzen.
Van bijzondere interesse is de uitvinding bij een voorkeursuitvoering, waarbij in het eerste gebied aan- en afvoerzones van het tweede geleidingstype van een eerste veldeffekttransistor met geïsoleerde stuurelektrode, en in het tweede gebied aan- en afvoerzones van het eers-10 te geleidingstype van een tweede, met de eerste complementaire veldeffekttransistor met geïsoleerde stuurelektrode worden aangebracht. De pakkings-dichtheid van schakelingen met dergelijke C-MOST combinaties kan door toepassing van de uitvinding in belangrijke mate worden verhoogd.
Een andere belangrijke voorkeursuitvoering is daardoor geken-15 merkt, dat het substraatgebied van het eerste geleidingstype is en dat de tweede begraven laag althans een deel van de eerste begraven laag geheel omringt zodat door diffusie vanuit de eerste begraven laag een geheel door het tweede gebied omringd eerste gebied van het eerste geleidingstype met praktische constante doorsnede wordt gevormd dat zich van 20 het substraatgebied door de epitaxiale laag heen naar het oppervlak uitstrekt en het kanaalgebied vormt van een pn-overgangsveldeffekttransistor waarvan het tweede gebied het poortgebied is, en de aan- en afvoerelbk-' · '· troden- op het oppervlak' van de epitaxiale laag en op het substraatgebied worden aangebracht.
25 De uitvinding zal nu nader worden beschreven aan de hand van de tekening, waarin
Figuur 1 tot en met 11 schematisch in dwarsdoorsnede in opeenvolgende stadia de vervaardiging van een halfgeleiderinrichting volgens de uitvinding tonen, 30 Figuur 12 in bovenaanzicht het deel van de halfgeleiderin richting toont waarvan Fig. 11 een dwarsdoorsnede volgens de lijn XI-XI toont,
Figuur 13 tot en met 18 schematisch in dwarsdoorsnede opeenvolgende stadia van de vervaardiging van een andere halfgeleiderinrich-35 ting, eveneens volgens de uitvinding, tonen
Figuur 19 in bovenaanzicht het deel van de halfgeleiderinrichting toont waarvan Fig. 18 een dwarsdoorsnede volgens de lijn XVIII-XVIII toont en 800 2 4 92 - , ΡΗΝ 9738 5
Figuur 20 het schakelschema van de halfgeleiderinrichting volgens Fig. 18 en 19 y/eergeeft,
De figuren zijn schematisch en niet op schaal getekend, waarbij in het bijzonder de afmetingen in de dikterichting terwille van de dui-5 delijkheid zijn overdreven. Overeenkomstige delen zijn in de regel met hetzelfde verwijzingscijfer aangeduid. In de dwarsdoorsneden zijn half-geleiderzones van hetzelfde geleidingstype in dezelfde richting gearceerd. In de bovenaanzichten volgens Fig. 12 en 19 zijn de omtrekken van metaallagen gestippeld weergegeven.
10 In Figuur 1 tot en met 12 wordt de vervaardiging van een half geleiderinrichting door toepassing van de werkwijze volgens de uitvinding in opeenvolgende stadia weergegeven. Het betreft hier de vervaardiging van een halfgeleiderinrichting met tenminste twee complementaire veldeffekttransistors met geïsoleerde stuurelektrode.
15 Uitgegaan wordt (zie Fig. 1) van een éénkristallijn halfgelei- dend substraatgebied 1, in dit voorbeeld een siliciumplaat van het p-gelei-dingstype. Zoals hierna in meer detail zal worden beschreven wordt in een eerste oppervlaktedeel van het substraatgebied 1 een eerste doterings-stof geïntroduceerd ter vorming van ten minste een eerste begraven laag 2 20 (zie Fig. 4) van een eerste, hier het n-geleidingstype. Daarna wordt (zie Fig. 5) op het substraatgebied 1 een epitaxiale laag 7 aangegroeid en wordt door diffusie vanuit de eerste begraven laag 2 het daarboven gele-• ‘ · · - gen deel. van de epitaxiale laag 7 over zijn gehele dikte omgezet in een eerste gebied 12 van het eerste (n-)geleidingstype (zie Fig. 6) met een 25 vanaf het substraatgebied 1 naar het oppervlak toe afnemende netto dote-ringsconcentratie.
Volgens de uitvinding wordt naast de eerste begraven laag 2 door introductie van een tweede doteringsstof ten minste (zie Fig. 4) een tweede begraven laag 6 van het tweede p-geleidingstype aangebracht, 30 waarna door diffusie vanuit de tweede begraven laag 6 het daarboven gelegen deel van de epitaxiale laag 7 over zijn gehele dikte (zie Fig. 6) wordt omgezet in een tweede gebied 16 van het p-geleidingstype, eveneens met een vanaf het substraatgebied 1 naar het oppervlak afnemende netto doteringsconcentratie. Daarbij worden de eerste en tweede begraven lagen 35 2 en 6 zo dicht bij elkaar aangebracht, dat het eerste gebied 12 en het tweede, gebied 16 over nagenoeg de gehele dikte van de epitaxiale laag 7 aan elkaar grenzen. Daarbij vormen zij met elkaar een dwars op het oppervlak staande pn-overgang 9.
800 2 4 92 PHN 9738. 6 ♦ ·«
De werkwijze zal nu in meer detail worden beschreven.
Als uitgangspunt wordt genomen een p-type siliciumplaat 1 met een soortelijke weerstand van bijvoorbeeld 25 Ohm.cm. Een oppervlak van deze plaat wordt door implantatie van fosforionen (energie 30 keV, dosis 5 2.10 ionen per cm ) voorzien van een dunne n-type laag 2, zie Figuur 1, met een dikte van minder dan 0,lyum). Door thermische oxydatie wordt het oppervlak nu voorzien van een dunne silieiumoxydelaag 3 met een dikte van ongeveer 30 nm. Daarop wordt een fotolaklaag 4 aangebracht waarin door belichten en ontwikkelen een venster 5 wordt gevormd, zie Figuur 2.
10 Vervolgens wordt het oppervlak gebombardeerd met boorionen bij een ener- 13 2 gie van 150 keV en een dosis van 3.10 ionen per cm . De boorionen dringen door de oxydelaag 3 heen doch worden door de fotolaklaag 4 tegengehouden. Zo ontstaat een p-type laag 6 (zie Figuur 3) die aan het oppervlak door de aanwezigheid van de n-type doteringsconcentratie van de laag 15 2 althans ten dele is gecompenseerd.
Door etsen worden vervolgens binnen het venster 5 de oxydelaag 3 en de laag 2 verwijderd (zie Figuur 4) waarna het fotolakmasker 4 wordt verwijderd. Vervolgens wordt door toepassing van algemeen gebruikelijke technieken een 5^um dikke laag 7 van silicium epitaxiaal op het opper-20 vlak aangegroeid. De laag 7 wordt niet gedoteerd, en bestaat daardoor uit hoogohmig (p-type of n-type) silicium. De laag 7 wordt door thermische oxydatie voorzien van een ongeveer 50 nm dikke laag 8 van siliciumoxyde, .· ; ·-v .zie Figuur 5. . ·· ·'· · -.· . . v
Daarna wordt (zie Figuur 6) een verhitting uitgevoerd bij 25 1200°C gedurende 6 uur in stikstof. Gedurende deze verhitting diffunde ren de doteringsstoffen vanuit de begraven lagen 2 en 6 door de gehele dikte van de epitaxiale laag 7 heen en in het substraat, waarbij het n-type gebied 12 en het p-type gebied 16 ontstaan, met naar het oppervlak toe afnemende doteringsconcentraties. De pn-overgang 9 tussen de gebie-30 den 12 en 16 staat praktisch loodrecht op het oppervlak, aangezien de diffusiecoëfficienten van boor en fosfor bij dezelfde diffusietempera-tuur praktisch gelijk zijn en ook de doteringsconcentraties van de begraven lagen 2 en 6 nagenoeg gelijk zijn. De laterale diffusies vanuit de lagen 2 en 6 compenseren elkaar dus praktisch geheel. Ter illustratie 35 is in Figuur 6 gestippeld het verloop (9') van de pn-overgang weergegeven da.t zou worden verkregen indien alleen de begraven laag 6 aanwezig was (en een n-type epitaxiale laag zou zijn aangegroeid). Het effect van de optredende laterale diffusie is duidelijk zichtbaar.
800 2 4 92 PHN 9738 7 * · ·> · - .. · S ·>5*-
In dit voorbeeld zullen in de gebieden 12 en 16 complementaire veldeffekttransistors met geïsoleerde stuurelektrode worden gevormd. Aangezien tijdens de diffusie een oxydelaag 8 aanwezig was, zal de opper-vlaktedotering van het gebied 16 wat lager zijn dan die van het gebied 5 12, omdat tijdens de diffusie het boor enigszins in het oxyde oplost ter wijl daarentegen het fosfor in het silicium wordt gedrongen. Daardoor zou de opperylaktedotering van het gebied 16 een te lage waarde voor de drem-pelspanning van de n-kanaal MOST, en de oppervlaktedotering van het gebied 12 een te hoge drempelspanning voor de p-kanaal MOST opleveren. Daar-tO om wordt eerst een geringe hoeveelheid boorionen 10 (zie Figuur 6) geïmplanteerd in het oppervlak van beide gebieden, om de drempelspanningen de gewenste waarde te geven.
Vervolgens wordt eveneens door toepassing van gebruikelijke technieken een siliciumnitridelaag 11 met een dikte van ongeveer 150 nm 15 op de oxydelaag 8 neergeslagen, zie Figuur 7, waarna onder gebruikmaking van hetzelfde masker als voor het vormen van het venster 5 een fotolak- masker 13 wordt aangebracht. Dan worden, onder gebruikmaking van de foto- laklaag 13 en de nitride-oxydelagen 8, 10 als maskering, boorionen 15 13 2 geïmplanteerd (zie Figuur 7) met een dosis van 3.10 ionen per cm en 20 een energie van 25 keV. ter vorming van kanaalonderbrekende gebieden 14 met verhoogde p-type doteringsconcentratie.
Dan wordt de fotolaklaag 13 verwijderd en wordt een thermische ' ';: ':ö’xydatie uitgevoerd-bij 1100¾ gedurende 3 uur waardoor op de niet door de nitridelaag 11 bedekte delen van het oppervlak een gedeeltelijk ver-25 zonken oxydepatroon 17 met een dikte van ongeveer l,lyum ontstaat-, zie Figuur 8.
Nu worden de lagen 11 en 8 weggeëtst waarna door thermisch oxy-deren een poortoxydelaag 18 met een dikte van 70 nm wordt gevormd, zie Figuur 9. Daarna wordt vanuit de gasphase een ongeveer 0,5^um dikke po-30 lykristallijne siliciumlaag 19 neergeslagen op het gehele oppervlak, waarna deze laag 19 met fosfor n-type geleidend wordt gemaakt door diffusie of ionenimplantatie. Vervolgens wordt de laag 19 door etsen in patroon gebracht.
Op gebruikelijke wijze worden daarna door implantatie van ar-35 seenionen de aan- en afvoerzones 22 en 23 van de n-kanaal transistor, en door implantatie van boorionen de aan- en afvoerzones 20 en 21 van de p-kanaaltransistor gevormd, waarbij de stuurelektrodelagen 19 en het oxydepatroon 17 als maskering dienen, zie Figuur 10. De oppervlaktedelen 800 24 92 „ * — * · · - - ·.» ·*»!ί Λ ΡΗΝ 9738 8 die niet aan de betreffende ionen moeten worden blootgesteld worden daarbij telkens door een niet-kritisch masker, bijvoorbeeld een fotolakmasker, afgedekt.
Tenslotte wordt over het geheel een laag van pyrolithisch SiC^ 5 aangebracht waarin contactvensters worden geëtst, zie Figuur 11. Door metalliseren met bijvoorbeeld aluminium en etsen worden de metaallagen 24, 25 en 26 verkregen die binnen de contactvensters de zones 20-23 en de stuurelektroden 19 contacteren. In het bovenaanzicht van Figuur 12. zijn in de contactvensters diagonale lijnen getekend.
10 De zo verkregen complementaire MOS-transistors worden geschei den door een pn-overgang 9 die de epitaxiale laag in een richting loodrecht op het oppervlak doorsnijdt. Tengevolge van het ontbreken van de bij bekende strukturen door zijdelingse diffusie veroorzaakte afbuiging van de pn-overgang wordt een aanzienlijke ruimtebesparing verkregen.
15 In plaats van een p-type substraat zou ook een n-type substraat kunnen worden toegepast. De n-kanaaltransistor zou zich dan bevinden in een eilandvormig p-type gebied 16 dat geheel door n-type materiaal is omgeven.
In het beschreven uitvoeringsvoorbeeld werden de begraven la-20 gen 2 en 6 verkregen door eerst over het gehele oppervlak de laag 2 aan te brengen, daarna in een deel van het oppervlak de laag 6 te vormen en vervolgens de door de laag 2 ingenomen oppervlaktelaag van het gebied 6 *·. ·· '· weg'te etsen.” Men kan·· in: plaats daarvan ook de-lagen 2' en 6 door plaat- · .
selijke diffusie of implantatie direct naast elkaar of elkaar overlap-25 pend aanbrengen. Ook kan men de lagen 2 en 6 op een geringe afstand van elkaar aanbrengen, mits deze afstand zo klein is dat bij de diffusie de uitgediffundeerde gebieden 12 en 16 aan elkaar grenzen.
Opgemerkt wordt nog, dat de substraatgebieden 12 en 16 van beide veldeffekttransistors gecontacteerd zijn door op de achterzijde van 30 de halfgeleiderplaat een metaallaag 28 aan te brengen (zie Figuur 11) en door het gebied 12 via een uitsparing in de aanvoerzone 20 binnen het contactvenster 29 (zie Figuur 12) met de zone 20 kort te sluiten. Bij een relatief hoogohmig substraat, zoals hier, kan het van voordeel zijn om ook het gebied 16 aan het bovenoppervlak te contacteren, op dezelfde 35 wijze als het gebied 12.
De figuren 13 tot en met 19 tonen in opeenvolgende stadia een uitvoeringsvoorbeeld van de werkwijze volgens de uitvinding, waarbij een pn-overgangsveldeffekttransistor (JFET) in combinatie met twee veldeffekt- 80 0 2 4 92 * - · · - . _ * - -Jr Ai:- « PHN 9738 9 transistors met geïsoleerde stuurelektrode worden vervaardigd.
Op een n-type siliciumsubstraat 31 worden naast elkaar een hooggedoteerde n-type laag 33A, een deze laag begrenzende en geheel omringende hooggedoteerde p-type laag 32 en een deze laatste geheel be-5 grenzende en omringende n-type laag 33B aangebracht. Vervolgens wordt op het gehele oppervlak een niet of zwak gedoteerde siliciumlaag 37 epita-. xiaal aangegroeid, zodat in dwarsdoorsnede de struktuur van Figuur 13 wordt verkregen. Het aanbrengen van de begraven lagen 32 en.33A, B en van de epitaxiale laag 37 kan bijvoorbeeld geschieden op dezelfde wijze 10 als in het vorige voorbeeld voor het realiseren van de struktuur volgens Figuur 5 is beschreven.
Vervolgens wordt, in analogie met Figuur 6 van het vorige voorbeeld, een verhittingsstap uitgevoerd waarbij de begraven lagen 32 en 33A, B door de gehele dikte van de epitaxiale laag 37 heen naar het op-15 pervlak en in het substraat diffunderen en daarbij (zie Figuur 14) pn-overgangen 39 vormen die, bij geschikt gekozen doteringsconcentraties en diffusiecoëfficienten van de voor de vorming van de begraven lagen 32 en 33A,B gebruikte donor- en acceptoratomen (bij voorkeur fosfor en boor), praktisch loodrecht op het oppervlak staan en de n-type gebieden 133A en 20 B van het samenhangende p-type gebied 132 scheiden. Het gebied 133A heeft een praktisch constante doorsnede en wordt geheel door het gebied 132 omringd.
·’’ 5 · '"Daarna wordt, zoals in Figuur 15 aangegeven, het althans ge deeltelijk verzonken oxydepatroon 47 aangebracht op analoge wijze als het 25 patroon 17 van het voorafgaande voorbeeld. Vervolgens wordt, eveneens als beschreven in het vorige voorbeeld, een patroon van door een dunne siliciumoxydelaag 48 van het siliciumoppervlak gescheiden stuurelektro-den 49 van polykristallijn silicium gevormd, waarna, onder toepassing van deze stuurelektroden en van het oxydepatroon 47 als masker, door im-30 plantatie van arseenionen de hooggedoteerde n-type lagen ter vorming van de aan- en afvoerzones 40, 41, 42 en 43, en door implantatie van boor-ionen de hooggedoteerde p-type laag 44 worden gevormd, zie Figuur 17.
Daarbij wordt, ter afdekking van de niet te implanteren gebieden, telkens een niet-kritisch masker, bijboorbeeld een fotolakmasker gebruikt. De 35 implantatie ter vorming van de zones 41 en 42 dient tevens voor het vormen van een n+-contactlaag op het gebied 133A.
Dan wordt over het geheel pyrolithisch een siliciumoxydelaag 45 neergeslagen (zie Figuur 18) waarna in deze laag 45 contactvensters 800 24 02 ΡΗΝ 9738 10 worden geëtst en de schakeling door middel van metaallagen 50, 51, 52 en 55 u/ordt gecontacteerd. De contouren van deze metaallagen zijn in het bovenaanzicht van Figuur 19 gestippeld aangegeven, terwijl de con-tactvensters van diagonale lijnen zijn voorzien. Evenals in Figuur 12 5 zijn ook in Figuur 19 de polykristallijne siliciumlagen kruiselings gearceerd, terwijl de grenzen van het oxydepatroon 47 door getrokken lijnen zijn aangeduid. Op de achterzijde van de siliciumplaat wordt ter contactering van de gebieden 31, 133A en 133B een metaallaag 53 opgedampt; het gebied 132 is op de p+-laag 44 door middel van de metaallaag 10 52 gecontacteerd.
De zo verkregen schakeling is schematisch in Figuur 20 aangegeven. De overgangsveldeffekttransistor (JFET) 60 wordt gevormd door (zie Fig. 18) de aan- en afvoerelektroden 51 en 53 met het tussenliggende kanaalgebied 133A, waarbij de stuurelektrodezone gevormd wordt door 15 het p-type gebied 133B. Aangezien de pn-overgangen 39 alle vrijwel loodrecht op het oppervlak staan, kan door toepassing van de werkwijze volgens de uitvinding een kanaalgebied 133A met zeer kleine en constante doorsnede (bijvoorbeeld met een breedte van 5^um) toch met zeer grote nauwkeurigheid worden gevormd, doordat het effect van laterale diffusie 2o praktisch geheel is geëlimineerd.
De uitvinding is niet beperkt tot de beide hier beschreven uitvindingsvoorbeelden, doch kan binnen het kader van de uitvinding op ·; .' vele· wijzen-worden gevarieerd.-In de eerste-plaats kunnen in elk van de beschreven uitvoeringsvoorbeelden alle geleidingstypen (tegelijk) 25 door hun tegengestelde worden vervangen. Ook kunnen andere halfgeleider-materialen dan silicium, bijvoorbeeld germanium, III—V verbindingen zoals galliumarsenide en dergelijke worden toegepast. In plaats van stuurelektroden van polykristallijn silicium kunnen ook stuurelektroden van metaal worden toegepast. De genoemde isolerende en geleidende 3Q lagen kunnen eveneens door andere materialen worden vervangen. Het gebruik van een althans gedeeltelijk verzonken oxydepatroon is, ofschoon in vele gevallen wenselijk, niet noodzakelijk.
Wat betreft de voor het vormen van de begraven lagen 2, 6, 32 en 33A,B te gebruiken doteringsstoffen en -concentraties, hiervoor 35 zullen althans in silicium bij voorkeur fosfor en boor worden toegepast, vooral vanwege hun bij alle temperaturen praktisch gelijke diffusie-coëfficienten. Zoals eerder gezegd echter kan ook bij silicium met andere donor- en acceptoratomen gewerkt worden mits de gebruikte doteringen 800 2 4 92 • " · * 3 « ·*» PHN 9738 11 •"Wil aan de diffusiecoëfficienten worden aangepast. Om het effect van de laterale diffusie in meerdere of mindere mate op te heffen zal dan de activator met de grootste diffusiecoëfficient de kleinste doteringscon-centratie moeten hebben, en omgekeerd. Door deze parameters aan het ge-5 wenste resultaat aan te passen kunnen tussen de, door diffusie vanuit de begraven n- en p-typelagen gevormde, n- en p-gebieden in de epitaxiale laag pn-overgangen worden gevormd waarvan de oriëntatie varieert tussen praktisch loodrecht op het oppervlak (bij volledige compensatie van de laterale diffusies) tot de bij ongecompenseerde éénzijdige laterale 10 diffusie verkregen vorm. Zo kan door de vakman de gewenste "sturing1' van de pn-overgang binnen bepaalde grenzen worden gerealiseerd.
Tenslotte wordt opgemerkt dat voor de vorming van de begraven lagen ook andere doteringsmethoden dan ionen implantatie kunnen worden toegepast bijvoorbeeld diffusie vanuit de gasfase of vanuit een gedo-15 teerde oxyde- of glaslaag.
20 25 30 35 800 2 4 92

Claims (9)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij wordt uitgegaan van een eenkristallijn halfgeleidend substraatgebied en waarbij in een eerste oppervlaktedeel van het sub-straatgebied een eerste doteringsstof wordt geïntroduceerd ter vorming 5 van tenminste een eerste begraven laag van het eerste geleidingstype, waarna op het substraatgebied een epitaxiale laag wordt aangegroeid en door diffusie vanuit de eerste begraven laag het daarboven gelegen deel van de epitaxiale laag over zijn gehele dikte wordt omgezet in een eerste gebied van het eerste geleidingstype, met het kenmerk, dat naast 10 de eerste begraven laag door introductie van een tweede doteringsstof tenminste een tweede begraven laag van het tweede geleidingstype wordt aangebracht, en door diffusie vanuit de tweede begraven laag het daarboven gelegen deel van de epitaxiale laag over zijn gehele dikte wordt omgezet in een tweede gebied van het tweede geleidingstype, waarbij de 15 eerste en de tweede begraven laag zo dicht bij elkaar worden aangebracht dat het eerste gebied en het tweede gebied over nagenoeg de gehele dikte van de epitaxiale laag aan elkaar grenzen en een pn-overgang vormen.
2. Werkwijze volgens conclusie 1, met hetkenmerk, dat de eerste 20 doteringsstof en de tweede doteringsstof bij elke diffusietemperatuur in de epitaxiale laag praktisch dezelfde diffusiecoëfficient hebben.
3. Werkwijze volgens conclusie 2, met het kenmerk, dat de -λ:.' · eerste: en· tweede "begraven laag met praktisch, dezelfde oppervlakte- concentratie worden aangebracht. 25
4. Werkwijze volgens een der voorgaande conclusies, met het kenmerk, dat.de epitaxiale laag uit silicium bestaat en dat de ene begraven laag met boor en de andere met fosfor gedoteerd wordt.
5. Werkwijze volgens een der voorgaande conclusies, met het kenmerk, dat de pn-overgang tussen het eerste en het tweede gebied in 30 de epitaxiale laag praktisch loodrecht op het oppervlak staat.
6. Werkwijze volgens een der voorgaande conclusies, met het kenmerk, dat de beide begraven lagen praktisch aan elkaar grenzend worden aangebracht.
7. Werkwijze volgens een der voorgaande conclusies, met het 35 kenmerk, dat het substraatgebied eerst over zijn gehele oppervlak wordt voorzien van een oppervlaktelaag van het eerste geleidingstype, dat daarna in een deel van het oppervlak een doteringsstof wordt geïntroduceerd ter vorming van een laag van het tweede geleidingstype 800 2 4 92 PHN 9738 13 V met een grotere dikte dan de oppervlaktelaag van het eerste geleidingstype, en dat vervolgens binnen het genoemde oppervlaktedeel de oppervlaktelaag van het eerste geleidingstype althans in hoofdzaak wordt verwijderd.
8. Werkwijze volgens een der voorgaande conclusies, met het kenmerk, dat in het eerste gebied aan- en afvoerzones van het tweede geleidingstype van een eerste veldeffecttransistor met geïsoleerde 'stüurëlektrodé, èn iri het tweede gebied aan- en afvoerzones van het eerste geleidingstype van een tweede, met de eerste complementaire veld-10 effecttransistor met geïsoleerde stuurelektrode worden aangebracht.
9. Werkwijze volgens conclusie 8, waarbij een epitaxiale laag van silicium wordt aangegroeid, en de eerste begraven laag met boor en de tweede begraven laag met fosfor wordt gedoteerd, met het kenmerk, dat na het aangroeien de epitaxiale laag voorzien wordt van een silicium-15 oxydelaag, dat daarna de diffusie van het eerste en het tweede gebied wordt voltooid, en dat vervolgens de drempelspanningen van de beide complementaire veldeffecttransistors met behulp van een implantatie van boorionen in de kanaalgebieden van de beide veldeffecttransistors op de gewenste waarde worden gebracht. 20 io. Werkwijze volgens een der conclusies 1 tot en met 7, met het kenmerk, dat het substraatgebied van het eerste geleidingstype is, en dat de tweede begraven laag althans een deel van de eerste begraven .·. laag-geheel, omringt zodat, door diffusie vanuit de eerste begraven laag een geheel door het tweede gebied omringd eerste gebied van het eerste 25 geleidingstype met praktisch constante doorsnede wordt gevormd dat zich van het substraatgebied door de epitaxiale laag heen naar het oppervlak uitstrekt en het kanaalgebied vormt van een pn-overgangsveldeffect-transistor waarvan het tweede gebied het poortgebied is, en de aan- en afvoerelektroden op het oppervlak van de epitaxiale laag en op het 30 substraatgebied worden aangebracht. 35 800 2 4 92
NLAANVRAGE8002492,A 1980-04-29 1980-04-29 Werkwijze ter vervaardiging van een halfgeleiderinrichting. NL186662C (nl)

Priority Applications (11)

Application Number Priority Date Filing Date Title
NLAANVRAGE8002492,A NL186662C (nl) 1980-04-29 1980-04-29 Werkwijze ter vervaardiging van een halfgeleiderinrichting.
GB8111623A GB2075257B (en) 1980-04-29 1981-04-13 Semiconductor device manufacture
CA000376122A CA1165012A (en) 1980-04-29 1981-04-23 Method of manufacturing a semiconductor device
DE3116268A DE3116268C2 (de) 1980-04-29 1981-04-24 Verfahren zur Herstellung einer Halbleiteranordnung
IT21369/81A IT1137566B (it) 1980-04-29 1981-04-24 Metodo di fabbricazione di un dispositivo semiconduttore
US06/257,672 US4466171A (en) 1980-04-29 1981-04-24 Method of manufacturing a semiconductor device utilizing outdiffusion to convert an epitaxial layer
IE936/81A IE51323B1 (en) 1980-04-29 1981-04-27 Method of manufacturing a semiconductor device
AU69875/81A AU544817B2 (en) 1980-04-29 1981-04-27 Diffusion from buried to epitaxial layer
CH2735/81A CH655202A5 (de) 1980-04-29 1981-04-27 Verfahren zur herstellung einer halbleiteranordnung.
FR8108317A FR2481518A1 (fr) 1980-04-29 1981-04-27 Procede de realisation d'un dispositif semiconducteur comportant des transistors a effet de champ complementaires
JP6616481A JPS571260A (en) 1980-04-29 1981-04-30 Semiconductor device and method of manufacturing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8002492 1980-04-29
NLAANVRAGE8002492,A NL186662C (nl) 1980-04-29 1980-04-29 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Publications (3)

Publication Number Publication Date
NL8002492A true NL8002492A (nl) 1981-12-01
NL186662B NL186662B (nl) 1990-08-16
NL186662C NL186662C (nl) 1992-03-16

Family

ID=19835227

Family Applications (1)

Application Number Title Priority Date Filing Date
NLAANVRAGE8002492,A NL186662C (nl) 1980-04-29 1980-04-29 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Country Status (11)

Country Link
US (1) US4466171A (nl)
JP (1) JPS571260A (nl)
AU (1) AU544817B2 (nl)
CA (1) CA1165012A (nl)
CH (1) CH655202A5 (nl)
DE (1) DE3116268C2 (nl)
FR (1) FR2481518A1 (nl)
GB (1) GB2075257B (nl)
IE (1) IE51323B1 (nl)
IT (1) IT1137566B (nl)
NL (1) NL186662C (nl)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8104862A (nl) * 1981-10-28 1983-05-16 Philips Nv Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan.
DE3149185A1 (de) * 1981-12-11 1983-06-23 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
JPS5994861A (ja) * 1982-11-24 1984-05-31 Hitachi Ltd 半導体集積回路装置及びその製造方法
NL188923C (nl) * 1983-07-05 1992-11-02 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4683488A (en) * 1984-03-29 1987-07-28 Hughes Aircraft Company Latch-up resistant CMOS structure for VLSI including retrograded wells
US4554726A (en) * 1984-04-17 1985-11-26 At&T Bell Laboratories CMOS Integrated circuit technology utilizing dual implantation of slow and fast diffusing donor ions to form the n-well
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US4677739A (en) * 1984-11-29 1987-07-07 Texas Instruments Incorporated High density CMOS integrated circuit manufacturing process
US4578128A (en) * 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
JPH0648716B2 (ja) * 1985-11-30 1994-06-22 ヤマハ株式会社 集積回路装置の製法
ATE58030T1 (de) * 1986-06-10 1990-11-15 Siemens Ag Verfahren zum herstellen von hochintegrierten komplementaeren mosfeldeffekttransistorschaltungen.
US4743563A (en) * 1987-05-26 1988-05-10 Motorola, Inc. Process of controlling surface doping
US4728619A (en) * 1987-06-19 1988-03-01 Motorola, Inc. Field implant process for CMOS using germanium
JPH01161752A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体装置製造方法
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
US5181094A (en) * 1988-09-29 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Complementary semiconductor device having improved device isolating region
US5454258A (en) * 1994-05-09 1995-10-03 Olin Corporation Broad range moisture analyzer and method
US5556796A (en) * 1995-04-25 1996-09-17 Micrel, Inc. Self-alignment technique for forming junction isolation and wells
JP4677166B2 (ja) * 2002-06-27 2011-04-27 三洋電機株式会社 半導体装置及びその製造方法
US7504156B2 (en) 2004-04-15 2009-03-17 Avery Dennison Corporation Dew resistant coatings

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3928091A (en) * 1971-09-27 1975-12-23 Hitachi Ltd Method for manufacturing a semiconductor device utilizing selective oxidation
US3865654A (en) * 1972-11-01 1975-02-11 Ibm Complementary field effect transistor having p doped silicon gates and process for making the same
US3793088A (en) * 1972-11-15 1974-02-19 Bell Telephone Labor Inc Compatible pnp and npn devices in an integrated circuit
US4099998A (en) * 1975-11-03 1978-07-11 General Electric Company Method of making zener diodes with selectively variable breakdown voltages
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
JPS5370679A (en) * 1976-12-06 1978-06-23 Nippon Gakki Seizo Kk Transistor
JPS5413779A (en) * 1977-07-04 1979-02-01 Toshiba Corp Semiconductor integrated circuit device
US4151010A (en) * 1978-06-30 1979-04-24 International Business Machines Corporation Forming adjacent impurity regions in a semiconductor by oxide masking
US4168997A (en) * 1978-10-10 1979-09-25 National Semiconductor Corporation Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer
US4373253A (en) * 1981-04-13 1983-02-15 National Semiconductor Corporation Integrated CMOS process with JFET

Also Published As

Publication number Publication date
GB2075257A (en) 1981-11-11
CH655202A5 (de) 1986-03-27
CA1165012A (en) 1984-04-03
AU544817B2 (en) 1985-06-13
NL186662B (nl) 1990-08-16
US4466171A (en) 1984-08-21
IE810936L (en) 1981-10-29
DE3116268C2 (de) 1986-03-20
JPS571260A (en) 1982-01-06
IE51323B1 (en) 1986-12-10
IT8121369A0 (it) 1981-04-24
GB2075257B (en) 1984-06-06
FR2481518B1 (nl) 1984-11-09
IT8121369A1 (it) 1982-10-24
IT1137566B (it) 1986-09-10
FR2481518A1 (fr) 1981-10-30
DE3116268A1 (de) 1982-05-19
NL186662C (nl) 1992-03-16
AU6987581A (en) 1981-11-05

Similar Documents

Publication Publication Date Title
NL8002492A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4649629A (en) Method of late programming a read only memory
EP0201585B1 (en) Semiconductors having shallow, hyperabrupt doped regions, and process for preparation thereof using ion implanted impurities
US4463492A (en) Method of forming a semiconductor device on insulating substrate by selective amorphosization followed by simultaneous activation and reconversion to single crystal state
US5158903A (en) Method for producing a field-effect type semiconductor device
EP0305513B1 (en) Low leakage cmos/insulator substrate devices and method of forming the same
US4452646A (en) Method of making planar III-V compound device by ion implantation
NL8802219A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
NL8701251A (nl) Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
US4489480A (en) Method of manufacturing field effect transistors of GaAs by ion implantation
US5015596A (en) Method of making a GaAs JFET with self-aligned p-type gate by outdiffusion of dopont from the metallic gate
US4128439A (en) Method for forming self-aligned field effect device by ion implantation and outdiffusion
US3340598A (en) Method of making field effect transistor device
IE52184B1 (en) Device isolation in silicon semiconductor substrates
US4362574A (en) Integrated circuit and manufacturing method
US4307411A (en) Nonvolatile semiconductor memory device and method of its manufacture
US3244566A (en) Semiconductor and method of forming by diffusion
NL8302383A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.
US4151538A (en) Nonvolatile semiconductive memory device and method of its manufacture
US4900688A (en) Pseudo uniphase charge coupled device fabrication by self-aligned virtual barrier and virtual gate formation
US3895390A (en) Metal oxide semiconductor structure and method using ion implantation
NL8303441A (nl) Geintegreerde schakeling met komplementaire veldeffekttransistors.
US4350991A (en) Narrow channel length MOS field effect transistor with field protection region for reduced source-to-substrate capacitance
US4381952A (en) Method for fabricating a low loss varactor diode
Stephen Ion implantation in semiconductor device technology

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BC A request for examination has been filed
A85 Still pending on 85-01-01
R1VN Request for mentioning name(s) of the inventor(s) in the patent or request for changing the name(s) of inventor(s) with respec
NP1 Patent granted (not automatically)
V1 Lapsed because of non-payment of the annual fee