NL1012430C2 - Method for manufacturing semiconductor units, an etching composition for manufacturing semiconductor units, and semiconductor units obtained thereby. - Google Patents
Method for manufacturing semiconductor units, an etching composition for manufacturing semiconductor units, and semiconductor units obtained thereby. Download PDFInfo
- Publication number
- NL1012430C2 NL1012430C2 NL1012430A NL1012430A NL1012430C2 NL 1012430 C2 NL1012430 C2 NL 1012430C2 NL 1012430 A NL1012430 A NL 1012430A NL 1012430 A NL1012430 A NL 1012430A NL 1012430 C2 NL1012430 C2 NL 1012430C2
- Authority
- NL
- Netherlands
- Prior art keywords
- semiconductor substrate
- etching
- manufacturing semiconductor
- layer
- etching composition
- Prior art date
Links
- 238000005530 etching Methods 0.000 title claims description 220
- 239000004065 semiconductor Substances 0.000 title claims description 216
- 238000000034 method Methods 0.000 title claims description 170
- 239000000203 mixture Substances 0.000 title claims description 123
- 238000004519 manufacturing process Methods 0.000 title claims description 66
- 239000010410 layer Substances 0.000 claims description 246
- 239000000758 substrate Substances 0.000 claims description 130
- 230000008569 process Effects 0.000 claims description 93
- 239000007800 oxidant agent Substances 0.000 claims description 39
- 230000001590 oxidative effect Effects 0.000 claims description 39
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 36
- 229910052721 tungsten Inorganic materials 0.000 claims description 36
- 239000010937 tungsten Substances 0.000 claims description 36
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 36
- 239000008367 deionised water Substances 0.000 claims description 35
- 229910021641 deionized water Inorganic materials 0.000 claims description 35
- 239000007853 buffer solution Substances 0.000 claims description 29
- 230000004888 barrier function Effects 0.000 claims description 28
- 239000003623 enhancer Substances 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 19
- 239000007789 gas Substances 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 239000010949 copper Substances 0.000 claims description 14
- 229910017855 NH 4 F Inorganic materials 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 11
- 229910052718 tin Inorganic materials 0.000 claims description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 8
- 229910017604 nitric acid Inorganic materials 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 5
- 238000002156 mixing Methods 0.000 claims description 4
- 238000005507 spraying Methods 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000011261 inert gas Substances 0.000 claims description 2
- 229910003556 H2 SO4 Inorganic materials 0.000 claims 1
- 229910003944 H3 PO4 Inorganic materials 0.000 claims 1
- 229910017900 NH4 F Inorganic materials 0.000 claims 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims 1
- 238000005498 polishing Methods 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 235000012431 wafers Nutrition 0.000 description 16
- 241000239290 Araneae Species 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 238000009499 grossing Methods 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 11
- 239000000725 suspension Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- IOVCWXUNBOPUCH-UHFFFAOYSA-N Nitrous acid Chemical compound ON=O IOVCWXUNBOPUCH-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 210000002268 wool Anatomy 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
- C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
- C09K13/00—Etching, surface-brightening or pickling compositions
- C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Materials Engineering (AREA)
- Organic Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Korte aanduiding: Werkwijze voor het vervaardigen van halfgeleidereenheden, een etssamenstelling voor het vervaardigen van halfgeleidereen-heden, en daarmee verkregen halfgeleider-eenheden.Brief description: Method for manufacturing semiconductor units, an etching composition for manufacturing semiconductor units, and semiconductor units obtained therewith.
Achtergrond van de uitvindingBACKGROUND OF THE INVENTION
De uitvinding heeft betrekking op processen voor het vervaardigen van halfgeleidereenheden. In het bijzonder heeft de uitvinding betrekking op een werkwijze voor het 5 vervaardigen van halfgeleidereenheden voor het vormen van geleidende lijnen of pluggen met gebruik van wolfraam, koper, polysilicium en dergelijke en voor het minimaliseren van de staphoogte van diëlektrische tussenlagen door het etsen van dunne films op het halfgeleidersubstraat met 10 gebruik van een specifieke etssamenstelling en spinetsen. De uitvinding heeft tevens betrekking op een etssamenstelling voor het vervaardigen van halfgeleidereenheden en op daarmee verkregen halfgeleidereenheden.The invention relates to processes for manufacturing semiconductor units. In particular, the invention relates to a method for manufacturing semiconductor units for forming conductive lines or plugs using tungsten, copper, polysilicon and the like and for minimizing the step height of dielectric interlayers by etching thin films. on the semiconductor substrate with use of a specific etching composition and spin etching. The invention also relates to an etching composition for manufacturing semiconductor units and semiconductor units obtained therewith.
Door een sterkere integratie is er sinds kort een 15 toegenomen vraag naar een techniek voor het vormen van fijne patronen voor halfgeleidereenheden en het gebruik van meer-laagsketenstructuren voor halfgeleidereenheden. Met andere woorden, de oppervlaktestructuren van halfgeleidereenheden worden steeds gecompliceerder doordat de staphoogte tussen 20 lagen defecten in het fabricageproces van halfgeleidereenheden kan veroorzaken.Due to a stronger integration there has recently been an increased demand for a technique for forming fine patterns for semiconductor units and the use of multi-layer chain structures for semiconductor units. In other words, the surface structures of semiconductor units are becoming more and more complicated because the step height between 20 layers can cause defects in the semiconductor unit manufacturing process.
Tijdens een fotolithografisch proces, dat een van de vele fabricageprocesstappen is, wordt op het halfgeleidersubstraat een fotoresistpatroon gevormd door een wafel met 25 een fotoresist te bedekken. Op de wafel wordt een masker met elementen die een keten vormen uitgelijnd, waarna door bestraling van de fotoresist op de wafel met licht een belichtingsproces uitgevoerd wordt.During a photolithographic process, which is one of many manufacturing process steps, a photoresist pattern is formed on the semiconductor substrate by covering a wafer with a photoresist. A mask with elements forming a chain is aligned on the wafer, after which an exposure process is carried out by irradiating the photoresist on the wafer with light.
Halfgeleidereenheden met relatief grote kritische 30 afmetingen, te weten de kleinste te realiseren afmeting en een matig gelaagde structuur kunnen enkele problemen geven.Semiconductor units with relatively large critical dimensions, viz. The smallest dimension to be realized and a moderately layered structure can cause some problems.
1012430 I - 2 - I Bij tegenwoordig op halfgeleidersubstraten toegepaste fijne- I re patronen en meerlaagstructuren is het echter veel moei- I lijker tijdens het belichtingsproces exact tussen de boven- I ste positie en de onderste positie van de staphoogte tussen 5 lagen te focusseren. Hierdoor is het vormen van een nauwkeu- I rig patroon moeilijk te bereiken.However, with finer patterns and multilayer structures nowadays applied to semiconductor substrates, it is much more difficult to focus precisely between the upper I and lower position of the step height between 5 layers during the exposure process. This makes it difficult to achieve an accurate pattern.
I Daardoor zijn afvlakwerkwijzen voor het minimaliseren I van de staphoogte tussen lagen belangrijker geworden. Voor I het opheffen van de genoemde problemen zijn diverse afvlak- 10 werkwijzen, zoals silicium-op-glas-(SOG)laagdepositie, terugetsen, of hervloeien, etc. voorgesteld, maar deze I werkwijzen hebben daarmee verbonden andere problemen. Een I andere afvlakwerkwijze is de chemisch mechanische polijst- I (CMP)werkwijze.Therefore, smoothing methods for minimizing the step height between layers have become more important. For the elimination of the aforementioned problems, various smoothing methods, such as silicon-on-glass (SOG) layer deposition, back etching, or refluxing, etc., have been proposed, but these methods have other problems associated with it. Another smoothing method is the chemical mechanical polishing (CMP) method.
15 De CMP-werkwijze is ontwikkeld als een afvlakproces dat I het gehele oppervlak van de wafel bewerkt. Wanneer de CMP- I werkwijze in een vervaardigingsproces voor een halfgeleider- eenheid toegepast wordt zijn de verwijderingssnelheid en de afvlakuniformiteit belangrijke CMP-parameters.The CMP method has been developed as a smoothing process that processes the entire surface of the wafer. When the CMP-I method is used in a semiconductor unit manufacturing process, the removal speed and smoothing uniformity are important CMP parameters.
I 20 In het geval dat een siliciumdioxide (Si02) laag met I gebruik van een oxidelaag CPM-proces afgevlakt wordt wordt I de eigenschap van het siliciumdioxide (Si02) door reactie met een alkalisuspensie gewijzigd in een voor H20 doorlaatbare I hydrofieleigenschap. In de siliciumdioxide (Si02) gedrongen I 25 water werkt met verbreking van de verbindingsketen van de siliciumdioxide (Si02) . Vervolgens wordt de siliciumdioxide (Si02) door een fysiek mechanisme met gebruik van een slijp- I middel verwijderd.In the event that a silicon dioxide (SiO 2) layer is flattened using an oxide layer CPM process, the property of the silica (SiO 2) is changed by reaction with an alkali suspension to an H 2 O permeable hydrophilic property. Water forced into the silicon dioxide (SiO 2) works by breaking the connecting chain of the silicon dioxide (SiO 2). Subsequently, the silica (SiO 2) is removed by a physical mechanism using an abrasive.
In het geval dat een metaal laag met gebruik van een I 30 CMP-proces echter afgevlakt wordt vormt de chemische reactie H op het oppervlak van de metaallaag door een oxidant in de I suspensie een metaaloxidelaag. Deze metaaloxide wordt ver- wijderd door mechanische (fysieke) wrijving van het slijp- middel met de bovenste laag van het oneffen patroon.However, in the event that a metal layer is flattened using an I CMP process, the chemical reaction H on the surface of the metal layer forms an metal oxide layer by an oxidant in the slurry. This metal oxide is removed by mechanical (physical) friction of the abrasive with the top layer of the uneven pattern.
35 Figuur 1 toont een schematische voorstelling van de bekende CMP-inrichting voor het vervaardigen van halfgelei- dereenheden.Figure 1 shows a schematic representation of the known CMP device for manufacturing semiconductor units.
De in fig. 1 getoonde CMP-inrichting omvat een polijst- I 10124 30 - 3 - kop 102, een polijsttafel 104 en een polijstkussen 108. Het CMP-proces wordt op de polijsttafel 104 uitgevoerd. Het polijstkussen 108 is op de polijsttafel 104 gevormd en houdt een halfgeleidersubstraat 100 vast. Vervolgens wordt vanuit 5 een suspensietoevoerlijn 106 een suspensie toegevoerd en gebruikt voor het polijsten van halfgeleidersubstraat 100. De polijstkop 102 houdt het halfgeleidersubstraat 100 tegen het polijstkussen 108 en kan roteren.The CMP device shown in Fig. 1 comprises a polishing head 102, a polishing table 104 and a polishing pad 108. The CMP process is performed on the polishing table 104. The polishing pad 108 is formed on the polishing table 104 and holds a semiconductor substrate 100. Subsequently, a suspension is supplied from a suspension supply line 106 and used for polishing semiconductor substrate 100. The polishing head 102 holds the semiconductor substrate 100 against the polishing pad 108 and can rotate.
Het polijstkussen 108 komt in het CMP-proces in aanra-10 king met het halfgeleidersubstraat 100. Het halfgeleidersubstraat 100 wordt door de polijstkop 102 geroteerd en de suspensie wordt op het polijstkussen 108 aangevoerd. De suspensie en het oppervlak van het halfgeleidersubstraat 100 reageren met elkaar waardoor het halfgeleidersubstraat 100 15 door het polijstkussen 108 gepolijst wordt.The polishing pad 108 comes into contact with the semiconductor substrate 100 in the CMP process. The semiconductor substrate 100 is rotated by the polishing head 102 and the suspension is supplied to the polishing pad 108. The suspension and the surface of the semiconductor substrate 100 react with each other, so that the semiconductor substrate 100 is polished by the polishing pad 108.
De figuren 2 t/m 7 tonen doorsneden van een vervaardi-gingsproces voor halfgeleidereenheden voor het toelichten van bekende processequenties voor het vormen van een wol-fraamplug, waaronder de toepassing van een CMP-proces. 20 Tevens zijn processen voor het vormen van een wolfraamplug- gedeelte en een uitlijnmarkering getoond.Figures 2 to 7 show sectional views of a semiconductor unit manufacturing process for explaining known process sequences for forming a wool frame plug, including the use of a CMP process. Processes for forming a tungsten plug portion and an alignment mark are also shown.
De in de figuren 2 t/m 7 getoonde halfgeleidereenheid is verdeeld in een cellengedeelte (C) bestaande uit elektrische ketencomponenten en een randgedeelte (P) bestaande uit 25 componenten zoals uitlijnmarkeringen, kraslijnen, etc.The semiconductor unit shown in Figs. 2 to 7 is divided into a cell portion (C) consisting of electrical circuit components and an edge portion (P) consisting of components such as alignment marks, scratch lines, etc.
Zoals getoond in fig. 2 wordt op een halfgeleidersubstraat 110 een oxidelaag 114 als diëlektrische laag met een aantal van elkaar gescheiden lokale patronen 112 gevormd. De lokale patronen 112 kunnen elk een polysiliciumpatroon of 30 metalen patroon als geleidende laag omvatten. De oxidelaag 114 is een door een gebruikelijk proces met chemisch opdam-pingsdepositie (CVD) gevormde siliciumdioxide (Si02) , hoewel ook een fosforsilicaat (PSG) of boriumfosforsilicaat (BPSG) laag als diëlektrische laag tussen de polysilicium patroon-35 lagen of tussen de metaallagen gebruikt kunnen worden. De oxidelaag 114 wordt daarbij op zowel de cel- als randgedeel-ten gevormd.As shown in Fig. 2, an oxide layer 114 is formed on a semiconductor substrate 110 as a dielectric layer with a number of local patterns 112 separated from each other. The local patterns 112 may each comprise a polysilicon pattern or metal pattern as a conductive layer. The oxide layer 114 is a silicon dioxide (SiO 2) formed by a conventional chemical deposition deposition process, although also a phosphorosilicate (PSG) or boron phosphorosilicate (BPSG) layer as a dielectric layer between the polysilicon cartridge layers or between the metal layers can be used. The oxide layer 114 is thereby formed on both the cell and edge portions.
Zoals getoond in fig. 3 wordt de oxidelaag 114, die 1012430 - 4 - aanvankelijk als gevolg van de aanwezigheid van het lokale patroon 112 oneffen is, af gevlakt door gebruik van de in fig. 1 getoonde en hiervoor toegelichte CMP-inrichting.As shown in FIG. 3, the oxide layer 114, which is initially uneven due to the presence of the local cartridge 112, is flattened using the CMP device shown in FIG. 1 and explained above.
Zoals getoond in fig. 4 worden contactgaten 116 gevormd 5 door een typisch fotolithografie- en etsproces met bedekking van de oxidelaag 114 met een fotoresist, het vormen van een fotoresistpatroon en het vervolgens etsen van de oxidelaag 114 met gebruik van het fotoresistpatroon als etsmasker. In het randgebied (P) wordt dan een randgat 118 voor gebruik 10 als uitlijnmarkering of een kraslijn met een grotere diameter dan die van de contactgaten 116 gevormd.As shown in Fig. 4, contact holes 116 are formed by a typical photolithography and etching process covering the oxide layer 114 with a photoresist, forming a photoresist pattern, and then etching the oxide layer 114 using the photoresist pattern as an etching mask. In the edge region (P), an edge hole 118 for use as an alignment mark or a scratch line with a larger diameter than that of the contact holes 116 is then formed.
Zoals getoond in fig. 5 wordt voor het vormen van een wolfraamlaag op het gehele oppervlak van de oxidelaag 114 een titanium/titaniumnitride (Ti/TiN) laag als barrièrelaag 15 120 gevormd. De tweevoudige (Ti/TiN) barrièrelaag 120 omvat een Ti-laag 120a en een TiN-laag 120b. De Ti-laag 120a wordt gevormd met gebruik van een bekende sputterwerkwijze of een CVD-werkwijze, en de TiN-laag 120b wordt gevormd met een typische sputterwerkwijze. De barrièrelaag 120 verlaagt de 20 contactweerstand van de wolfraamlaag en verbetert de aan-hechtbaarheid van de oxidelaag 114 en de wolfraamlaag. Verder wordt tijdens een later proces voor het verwijderen van de wolfraamlaag de barrièrelaag 120 als stoplaag gebruikt. De barrièrelaag 120 wordt hier zowel over als in de 25 contactgaten 116 en het randgat 118 gevormd.As shown in Fig. 5, to form a tungsten layer on the entire surface of the oxide layer 114, a titanium / titanium nitride (Ti / TiN) layer is formed as a barrier layer 120. The dual (Ti / TiN) barrier layer 120 comprises a Ti layer 120a and a TiN layer 120b. The Ti layer 120a is formed using a known sputtering method or a CVD method, and the TiN layer 120b is formed with a typical sputtering method. The barrier layer 120 lowers the contact resistance of the tungsten layer and improves the adhesiveness of the oxide layer 114 and the tungsten layer. Furthermore, during a later process for removing the tungsten layer, the barrier layer 120 is used as a stop layer. The barrier layer 120 is formed here both over and in the contact holes 116 and the edge hole 118.
Zoals getoond in fig. 6 wordt over de gehele oxidelaag 114 een wolfraamlaag 122 gevormd met een dikte die voldoende is om de contactgaten 116 te begraven en om het randgat 118 tenminste gedeeltelijk te vullen. Het randgat 118 heeft 30 echter een grotere diameter dan die van het randgat 116 van het celgedeelte, waardoor het randgat 118 van het randge-deelte niet volledig met de wolfraamlaag 122 gevuld wordt maar in plaats daarvan alleen de bodem en zijwanden ervan bedekt worden.As shown in FIG. 6, a tungsten layer 122 is formed over the entire oxide layer 114 with a thickness sufficient to bury the contact holes 116 and at least partially fill the edge hole 118. However, the edge hole 118 has a larger diameter than that of the edge portion 116 of the cell portion, whereby the edge portion 118 of the edge portion is not completely filled with the tungsten layer 122 but instead only covers its bottom and side walls.
35 Zoals getoond in fig. 7 wordt het halfgeleidersubstraat 110 met de daarop gevormd wolfraamlaag 122 op de polijstkop 102 van de CMP-inrichting van fig. 1 bevestigd en wordt het polijstkussen 108 in aanraking met de wolfraamlaag 122 1Π1949ΠΙ - 5 - gebracht en wordt vanuit de suspensietoevoerlijn 106 een suspensie naar de metaallaag gevoerd. De polijstkop 102 wordt geroteerd om het bovenste gedeelte van de wolfraamlaag 122 op de barrièrelaag 120 te verwijderen, zodat het onder-5 ste gedeelte van de wolfraamlaag 123 in de contactgaten 116 achterblijft. Het onderste gedeelte van de wolfraamlaag 123 blijft daarbij echter ook op de bodem en zijwanden van het randgat 118 achter. De achterblijvende wolfraamlaag 123 in het randgat 118 (te weten de uitlijnmarkering of kraslijn) 10 kan later in een volgend fotolithografieproces het ontstaan van deeltjes veroorzaken waardoor de uitlijning tijdens het fotolithografieproces bemoeilijkt wordt.As shown in Fig. 7, the semiconductor substrate 110 with the tungsten layer 122 formed thereon is attached to the polishing head 102 of the CMP device of Fig. 1 and the polishing pad 108 is brought into contact with the tungsten layer 122 and is brought from the suspension feed line 106 has a suspension fed to the metal layer. The polishing head 102 is rotated to remove the upper portion of the tungsten layer 122 on the barrier layer 120 so that the lower portion of the tungsten layer 123 remains in the contact holes 116. However, the lower part of the tungsten layer 123 also remains on the bottom and side walls of the edge hole 118. The remaining tungsten layer 123 in the edge hole 118 (i.e., the alignment mark or scratch line) 10 can cause the formation of particles later in a subsequent photolithography process, which makes alignment during the photolithography process more difficult.
Het proces voor het vormen van de wolfraamplug moet typisch na het aflakken van de diëlektrische tussenlaag 15 (ILD) uitgevoerd worden. Daarom, wanneer het CMP-proces aan het aflakken van het oppervlak van de halfgeleiderwafel toegevoegd wordt verlaagd het CMP-proces de opbrengst van de vervaardiging en verhoogt het de kosten van de halfgeleider-eenheid als gevolg van de korte tijd die ter beschikking is 20 voor het uitwisselen van de polijstkop en de suspensie.The process for forming the tungsten plug must typically be performed after the dielectric intermediate layer 15 (ILD) has been varnished. Therefore, when the CMP process is added to the surface coating of the semiconductor wafer, the CMP process lowers the production yield and increases the cost of the semiconductor unit due to the short time available for exchanging the polishing head and the suspension.
Verder verhoogt het droge terugetsproces tijdens het vormen van de wolfraamplug de contactweerstand en verslechtert het de elektrische eigenschappen van de transistors als gevolg van het daarmee gepaarde elektrisch opladen van 25 plasma.Furthermore, the dry reset process during the formation of the tungsten plug increases the contact resistance and degrades the electrical properties of the transistors due to the electrical charging of plasma paired therewith.
Er is daarom behoefte ontstaan aan het ontwikkelen van een op de genoemde problemen gerichte werkwijze. Daarom wordt hier een werkwijze voorgesteld voor het oplossen van de genoemde problemen voor het verbeteren van de doelmatig-30 heid en productiviteit van de vervaardiging van halfgelei-dereenheden.A need has therefore arisen for the development of a method aimed at the aforementioned problems. Therefore, a method is proposed here for solving the aforementioned problems for improving the efficiency and productivity of semiconductor device manufacture.
Samenvatting van de uitvindingSummary of the invention
De uitvinding verschaft een werkwijze voor het vervaar-35 digen van halfgeleidereenheden met betrekking tot het etsen van geleidende lagen of diëlektrische tussenlagen op een halfgeleidersubstraat met gebruik van een spinetswerkwijze door het op een roterend halfgeleidersubstraat toevoeren van 101 24 30' - 6 · een etssamenstelling.The invention provides a method for manufacturing semiconductor units with respect to etching conductive layers or dielectric interlayers on a semiconductor substrate using a spin etching method by applying an etching composition to a rotating semiconductor substrate.
Een ander doel van de uitvinding is het verschaffen van een werkwijze voor het vervaardigen van halfgeleidereenheden door het aflakken van diëlektrische tussenlagen en het 5 vormen van geleidende pluggen zonder vorming van microkras-sen op het oppervlak van het halfgeleidersubstraat voor het vermijden van een onnodige vergroting van de contactweerstand.Another object of the invention is to provide a method for manufacturing semiconductor units by coating dielectric interlayers and forming conductive plugs without forming micro-scratches on the surface of the semiconductor substrate to avoid unnecessary magnification of the contact resistance.
Een ander doel van de uitvinding is het verschaffen van 10 een etssamenstelling voor het door middel van een spinetswerkwijze etsen van de geleidende lagen of diëlektrische tussenlagen.Another object of the invention is to provide an etching composition for etching the conductive layers or dielectric intermediate layers by means of a spin etching method.
Volgens de uitvinding wordt daarom een werkwijze voor het vervaardigen van halfgeleidereenheden verschaft omvat-15 tende het op een halfgeleidersubstraat vormen van een isolerende laag, het in de isolerende laag vormen van contactga-ten, het op de isolerende laag vormen van een geleidende laag voor het begraven van de contactgaten, het roteren van het halfgeleidersubstraat, en het etsen van de geleidende 20 laag door toevoer van een etssamenstelling op het roterende halfgeleidersubstraat. De etssamenstelling bestaat bij voorkeur uit een mengsel van tenminste een oxidant gekozen uit de groep bestaande uit H202, 02, I04-, Br03, C103, S208“, KI03, HsI06, KOH en HN03 en tenminste een versterker gekozen 25 uit de groep bestaande uit HF, NH40H, H3P04, H2S04, NH4F, en HC1, en een bufferoplossing. De oxidant, de versterker en bufferoplossing hebben bij voorkeur een zodanige mengverhou-ding dat na het etsen het materiaal van de geleidende laag alleen in het contactgat aanwezig is en niet op de isoleren-30 de laag achterblijft.According to the invention, therefore, a method of manufacturing semiconductor units is provided comprising forming an insulating layer on a semiconductor substrate, forming contact holes in the insulating layer, forming a conductive layer on the insulating layer. burying the contact holes, rotating the semiconductor substrate, and etching the conductive layer by applying an etching composition to the rotating semiconductor substrate. The etching composition preferably consists of a mixture of at least one oxidant selected from the group consisting of H 2 O 2, O 2, IO 4, BrO 3, ClO 3, S 2 O 8, KIO 3, HsO 6, KOH and HNO 3 and at least one enhancer selected from the group consisting of HF, NH 4 OH, H 3 PO 4, H 2 SO 4, NH 4 F, and HCl, and a buffer solution. The oxidant, enhancer and buffer solution preferably have such a mixing ratio that after etching, the material of the conductive layer is only present in the contact hole and does not remain on the insulating layer.
De bufferoplossing kan uit gedeïoniseerd water bestaan. De geleidende laag kan bestaan uit een materiaal gekozen uit de groep bestaande uit wolfraam (W), koper (Cu) en polysili-cium.The buffer solution may consist of deionized water. The conductive layer may consist of a material selected from the group consisting of tungsten (W), copper (Cu) and polysilicon.
35 De werkwijze kan verder het op het halfgeleidersub straat en de isolerende laag vormen van een metalen bar-rièrelaag omvatten na het in de isolerende laag vormen van contactgaten maar vóór het vormen van de geleidende laag. De 10124 30 - 7 - metalen barrièrelaag kan bestaan uit een materiaal gekozen uit de groep Ti, TiN, Ti/TiN, Ta, TaN, en Ta/TaN.The method may further comprise forming a metal barrier layer on the semiconductor substrate and the insulating layer after forming contact holes in the insulating layer but before forming the conductive layer. The metal barrier layer 10124 may consist of a material selected from the group consisting of Ti, TiN, Ti / TiN, Ta, TaN, and Ta / TaN.
De rotatiesnelheid van het halfgeleidersubstraat ligt bij voorkeur tussen 200 tot 5000 omwentelingen per minuut.The rotational speed of the semiconductor substrate is preferably between 200 to 5000 revolutions per minute.
5 De etssamenstelling wordt bij voorkeur met een snelheid van 0,1 tot 2,5 1/min toegevoerd.The etching composition is preferably supplied at a speed of 0.1 to 2.5 1 / min.
De etssamenstelling wordt door een boven het halfgeleidersubstraat geplaatst mondstuk toegevoerd, waarbij het mondstuk een zwaai van een uithouder naar rechts van het 10 midden of naar links van het midden van het halfgeleidersubstraat ondergaat. De zwaai varieert bij voorkeur van 80 mm naar links van het midden van het halfgeleidersubstraat en 80 mm naar rechts van het midden van het halfgeleidersubstraat. De zwaai kan een zwaaigedeelte over een grote af-15 stand en een zwaaigedeelte over een kleine afstand omvatten die sequentieel uitgevoerd worden.The etching composition is supplied through a nozzle disposed above the semiconductor substrate, the nozzle undergoing a swing from a jib to the right of the center or to the left of the center of the semiconductor substrate. The sweep preferably ranges from 80 mm to the left of the center of the semiconductor substrate and 80 mm to the right of the center of the semiconductor substrate. The swing may comprise a swing portion over a large distance and a swing portion over a small distance that are performed sequentially.
De werktemperatuur van de etssamenstelling ligt in het gebied van 20 tot 90°C, en het halfgeleidersubstraat wordt bij voorkeur tot ongeveer de werktemperatuur van de etssa-20 menstelling verwarmd.The operating temperature of the etching composition is in the range of 20 to 90 ° C, and the semiconductor substrate is preferably heated to approximately the operating temperature of the etching composition.
Meer specifiek kan de etssamenstelling bestaan uit 0,01 tot 30 gewicht sprocent HN03 als oxidant, 0,01 tot 30 gewichtsprocent HNO„F als versterker, en een resterend ge-wichtsprocent gedeïoniseerd water. De etssamenstelling kan 25 ook bestaan uit 3 tot 55 gewichtsprocent HNOa als oxidant, 0,2 tot 35 gewichtsprocent HF als versterker, en een resterend gewichtsprocent gedeïoniseerd water. De etssamenstelling kan ook bestaan uit 0,2 tot 30 gewichtsprocent H202 als oxidant, 0,01 tot 30 gewichtsprocent NH40H als versterker en 30 een resterend gewichtsprocent gedeïoniseerd water. De etssamenstelling kan ook bestaan uit 3 tot 60 gewichtsprocent HN03 als oxidant 0,06 tot 30 gewichtsprocent HF als versterker, en een resterend gewichtsprocent gedeïoniseerd water.More specifically, the etching composition may consist of 0.01 to 30 weight percent HNO 3 as an oxidant, 0.01 to 30 weight percent HNO 2 F as an enhancer, and a residual weight percent deionized water. The etching composition may also consist of 3 to 55 weight percent HNOa as an oxidant, 0.2 to 35 weight percent HF as an enhancer, and a residual weight percent deionized water. The etching composition may also consist of 0.2 to 30 weight percent H 2 O 2 as oxidant, 0.01 to 30 weight percent NH 4 OH as enhancer and a remaining weight percent of deionized water. The etching composition may also consist of 3 to 60 weight percent HNO 3 as an oxidant 0.06 to 30 weight percent HF as an enhancer, and a residual weight percent deionized water.
Verder wordt een werkwijze verschaft voor het vervaar-35 digen van halfgeleidereenheden omvattende de stappen van het op een halfgeleidersubstraat vormen van een isolerende laag, het in de isolerende laag vormen van contactgaten, het op de isolerende laag vormen van een geleidende laag voor hetFurther, a method is provided for manufacturing semiconductor units comprising the steps of forming an insulating layer on a semiconductor substrate, forming contact holes in the insulating layer, forming a conductive layer on the insulating layer.
101 24 3 QP101 24 3 QP
- 8 - begraven van de contactgaten, het roteren van het halfgeleidersubstraat, het met een eerste etssnelheid uitvoeren van een eerste etsstap door het op het roterende halfgeleiders-ubstraat voeren van een eerste etssamenstelling om de gelei-5 dende laag over een dikte van tussen 40% tot 95% van een totale dikte van de geleidende laag te etsen, en het met een tweede etssnelheid, die lager is dan de eerste etssnelheid, uitvoeren van een tweede etsstap door het op het roterende halfgeleidersubstraat voeren van een tweede etssamenstelling 10 voor het etsen van het resterende gedeelte van de geleidende laag, waarbij na de tweede etsstap de geleidende laag alleen in de contactgaten achterblijft.Burying the contact holes, rotating the semiconductor substrate, performing a first etching step at a first etching speed by passing a first etching composition on the rotating semiconductor substrate around the conductive layer over a thickness of between 40 % to 95% of a total thickness of the conductive layer, and performing a second etching step at a second etching rate lower than the first etching speed by passing a second etching composition 10 for etching on the rotating semiconductor substrate. of the remaining portion of the conductive layer, the conductive layer remaining only in the contact holes after the second etching step.
Verder wordt een werkwijze voor het vervaardigen van halfgeleidereenheden verschaft omvattende de stappen van het 15 op een halfgeleidersubstraat vormen van een patroonstruc- tuur, het op het halfgeleidersubstraat en de patroonstruc-tuur vormen van een diëlektrische tussenlaag, het roteren van het halfgeleidersubstraat en het etsen van de diëlektrische tussenlaag door het op het roterende halfgeleidersub-20 straat voeren van een etssamenstelling bestaande uit een mengsel van tenminste een oxidant gekozen uit de groep bestaande uit H202, 02, I04“, Br03, C103, S208”, KI03, HsI06, KOH en HN03, tenminste een versterker gekozen uit de groep bestaande uit HF, NH4OH, H3P04, H2S04, NH4F, en HCl, en een 25 bufferoplossing, waarbij de oxidant, de versterker en de bufferoplossing in een zodanige mengverhouding gemengd worden dat de diëlektrische tussenlaag door het etsen afgevlakt wordt.Furthermore, a method for manufacturing semiconductor units is provided comprising the steps of forming a pattern structure on a semiconductor substrate, forming a dielectric intermediate layer on the semiconductor substrate and the pattern structure, rotating the semiconductor substrate and etching the dielectric interlayer by passing on the rotating semiconductor substrate an etching composition consisting of a mixture of at least one oxidant selected from the group consisting of H HNO 3, at least one enhancer selected from the group consisting of HF, NH 4 OH, H 3 PO 4, H 2 SO 4, NH 4 F, and HCl, and a buffer solution, wherein the oxidant, the enhancer and the buffer solution are mixed in such a mixing ratio that the dielectric intermediate layer is mixed through the etching is flattened.
De diëlektrische tussenlaag kan bestaan uit een materi-30 aal dat gekozen is uit de groep bestaande uit een oxide, een nitride, een boriumfosforsilicaat en een tetraethylorthosi-licaat.The dielectric intermediate layer may consist of a material selected from the group consisting of an oxide, a nitride, a boron phosphorsilicate and a tetraethyl orthosilicate.
Verder wordt een etssamenstelling voor het vervaardigen van halfgeleidereenheden verschaft, omvattende tenminste een 35 oxidant gekozen uit de groep bestaande uit H202, 02, I04",Furthermore, an etching composition for producing semiconductor units is provided, comprising at least one oxidant selected from the group consisting of H 2 O 2, O 2, IO 4 ",
Br03, C103, S208~, KI03, H5I06, KOH en HN03, tenminste een versterker gekozen uit de groep HF, NH40H, H3P04, H2S04, NH4F, en HCl, en een bufferoplossing.BrO 3, ClO 3, S 2 O 8, KIO 3, H 5 O 6, KOH and HNO 3, at least one enhancer selected from the group HF, NH 4 OH, H 3 PO 4, H 2 SO 4, NH 4 F, and HCl, and a buffer solution.
1012430 - 9 -1012430 - 9 -
De etssamenstelling kan op een roterend halfgeleider-substraat gevoerd worden voor het etsen van een specifieke, op het halfgeleidersubstraat gevormde dunne laag. De specifieke dunne laag kan bestaan uit een materiaal gekozen uit 5 de groep bestaande uit wolfraam (W) , koper (Cu), polysilici-um, een oxide, een nitride, boriumfosforsilicaat, of tetrae-thylorthosilicaat.The etching composition can be fed onto a rotating semiconductor substrate for etching a specific thin layer formed on the semiconductor substrate. The specific thin layer may consist of a material selected from the group consisting of tungsten (W), copper (Cu), polysilicon, an oxide, a nitride, boron phosphorsilicate, or tetraethyl orthosilicate.
Verder wordt een halfgeleidersubstraat verschaft omvattende en celgebied met een geleidende plug bestaande uit 10 geleidend materiaal en een randgebied met een gatpatroon voor gebruik als uitlijnmarkering of kraslijn, waarbij het gatpatroon geen geleidend materiaal bevat.Furthermore, a semiconductor substrate is provided comprising a cell area with a conductive plug consisting of conductive material and an edge area with a hole pattern for use as an alignment mark or scratch line, the hole pattern containing no conductive material.
Korte toelichting van de tekeningen 15 Fig. 1 toont een schematische voorstelling van een bekende CMP-inrichting voor het vervaardigen van halfgelei-dereenheden;BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 shows a schematic representation of a known CMP device for manufacturing semiconductor units;
Fig. 2 t/m 7 tonen doorsneden van een proces voor het vervaardigen van halfgeleidereenheden met gebruik van beken-20 de processtappen voor het vormen van een wolfraamplug en een uitlijnmarkering of kraslijn;FIG. 2 to 7 show cross-sections of a process for manufacturing semiconductor units using known process steps to form a tungsten plug and an alignment mark or scratch line;
Fig. 8 toont een grafische voorstelling van het ets-snelheidsverloop van een etssamenstelling voor een wolfraam-laag ten opzichte van een gewichtsprocentverhouding; 25 Fig. 9 toont een schematische voorstelling van een spinetsinrichting die gebruikt wordt voor het uitvoeren van het proces voor vervaardiging van halfgeleidereenheden volgens een eerste voorkeursuitvoeringsvorm van de uitvinding ; 30 Fig. 10 toont een grafische voorstelling van de ets- snelheid ten opzichte van de uithouderzwaai volgens de eerste voorkeursuitvoeringsvorm van de uitvinding;FIG. 8 shows a graphical representation of the etching-speed variation of an etching composition for a tungsten layer relative to a weight percent ratio; FIG. 9 shows a schematic representation of a spin etching device used to perform the process for manufacturing semiconductor units according to a first preferred embodiment of the invention; FIG. 10 shows a graphical representation of the etching speed relative to the boom swing according to the first preferred embodiment of the invention;
Fig. 11 toont een grafische voorstelling van de ets- snelheid en de etsuniformiteit voor diverse uithouderzwaaien 35 volgens een eerste voorkeursuitvoeringsvorm van de uitvinding;FIG. 11 shows a graphic representation of the etching speed and the uniformity of etching for various booms according to a first preferred embodiment of the invention;
Fig. 12 t/m 17 tonen doorsneden van de processtappen die gebruikt worden voor het toelichten van een proces voorFIG. 12 through 17 show cross-sections of the process steps used to explain a process
Tfii 913 0 - 10 - het vormen van een wolfraamplug volgens een eerste voorkeursuitvoeringsvorm van de uitvinding;Tfii 913 0-10 - forming a tungsten plug according to a first preferred embodiment of the invention;
Fig. 18 toont een meerlaagstructuur die gevormd is door toepassing van een werkwijze voor het vervaardigen van 5 halfgeleidereenheden volgens een eerste voorkeursuitvoe ringsvorm van de uitvinding;FIG. 18 shows a multilayer structure formed by applying a method for manufacturing semiconductor units according to a first preferred embodiment of the invention;
Fig. 19 t/m 23 tonen doorsneden van een proces voor celpadvorming met gebruik van de polysiliciumplug en een werkwijze voor het vervaardigen van halfgeleidereenheden 10 volgens een tweede voorkeursuitvoeringsvorm van de uitvinding; enFIG. 19 through 23 show cross-sections of a cell path formation process using the polysilicon plug and a method for manufacturing semiconductor units 10 according to a second preferred embodiment of the invention; and
Fig. 24 t/m 28 tonen doorsneden van een afvlakproces met gebruik van een werkwijze voor het vervaardigen van halfgeleidereenheden volgens een derde voorkeursuitvoerings-15 vórm van de uitvinding.FIG. 24 through 28 show cross-sections of a smoothing process using a method for manufacturing semiconductor units according to a third preferred embodiment of the invention.
Gedetailleerde toelichting van de voorkeursuitvoeringsvormenDetailed explanation of the preferred embodiments
De uitvinding zal hierna uitgebreider toegelicht worden met verwijzing naar de bijgevoegde tekeningen waarin voor-20 keursuitvoeringsvormen van de uitvinding getoond zijn. De uitvinding kan echter in diverse andere vormen gestalte krijgen en moet niet opgevat worden als zijnde beperkt door de hier beschreven uitvoeringsvormen. Deze uitvoeringsvormen worden eerder gegeven opdat de beschrijving van de uitvin-25 ding grondig en volledig is en het de omvang van de uitvinding volledig aan deskundigen duidelijk zal maken.The invention will be explained in more detail hereafter with reference to the accompanying drawings, in which preferred embodiments of the invention are shown. However, the invention can be embodied in various other forms and should not be construed as being limited by the embodiments described herein. These embodiments are provided earlier so that the description of the invention is thorough and complete and it will fully make clear the scope of the invention to those skilled in the art.
Volgens de uitvinding wordt een nieuwe spinetswerkwij-ze, of chemisch versterkte polijst-(CEP)werkwijze, gebruikt voor het over een voorafbepaalde dikte etsen van een laag 30 bestaande uit materiaal zoals koper, wolfraam, polysilicium, siliciumoxide, siliciumnitride of dergelijke. Deze CEP-werkwijze wordt uitgevoerd door het op een oppervlak van een halfgeleiderwafel voeren van een chemische oplossing terwijl de halfgeleiderwafel geroteerd wordt.According to the invention, a new spin etching method, or chemically enhanced polishing (CEP) method, is used for etching a layer 30 consisting of material such as copper, tungsten, polysilicon, silicon oxide, silicon nitride or the like over a predetermined thickness. This CEP method is carried out by feeding a chemical solution onto a surface of a semiconductor wafer while the semiconductor wafer is being rotated.
35 De CEP-werkwijze wordt ook gebruikt voor het vervaardi gen van halfgeleidereenheden met een geleidende lijn of plug (bijvoorbeeld gevormd uit koper, wolfraam, polysilicium etc.) door het op het oppervlak van de halfgeleiderwafel imojütflt - 11 - voeren van een chemische oplossing en het roteren van de halfgeleiderwafel.The CEP method is also used for producing semiconductor units with a conductive line or plug (for example formed from copper, tungsten, polysilicon, etc.) by feeding a chemical solution onto the surface of the semiconductor wafer imojütflt - 11 - and rotating the semiconductor wafer.
Een geleidende lijn functioneert doorgaans als een verbindingslijn voor het overbrengen van interne signalen 5 van de halfgeleidereenheid naar buiten de halfgeleidereen-heid. Een geleidende plug brengt doorgaans een elektrisch signaal vanaf een onderste verbindingslijn naar een bovenste verbindingslijn over.A conductive line generally functions as a connecting line for transferring internal signals 5 from the semiconductor unit to outside the semiconductor unit. A conductive plug usually transmits an electrical signal from a lower connection line to an upper connection line.
De CEP-werkwijze wordt gebruikt om de halfgeleiderwafel 10 een afgevlakt of uniform oppervlak te geven voor het vergemakkelijken van volgende processtappen voor het vervaardigen van halfgeleidereenheden.The CEP method is used to give the semiconductor wafer 10 a flattened or uniform surface to facilitate subsequent process steps for manufacturing semiconductor units.
Bij de CEP-werkwijze wordt een op het oppervlak van de halfgeleiderwafel aangebracht diëlektrisch materiaal, bij-15 voorbeeld siliciumoxide of siliciumnitride, afgevlakt voor het minimaliseren van de staphoogte over het oppervlak van de halfgeleiderwafel alvorens naar het volgende fotolitho-grafieproces te gaan. Het in dit proces gebruikte diëlektri-sche materiaal is typisch een tussenlaag diëlektricum (ILD) 20 of een intermetaal diëlektricum (IMD).In the CEP process, a dielectric material disposed on the surface of the semiconductor wafer, e.g., silica or silicon nitride, is flattened to minimize the step height over the surface of the semiconductor wafer before proceeding to the next photolithography process. The dielectric material used in this process is typically an intermediate layer of dielectric (ILD) or an intermetal dielectric (IMD).
In overeenstemming met voorkeursuitvoeringsvormen van de uitvinding bestaat de etsoplossing of etssamenstelling uit een oxidant, een versterker en een bufferoplossing. De oxidant omvat ten minste een materiaal gekozen uit de groep 25 bestaande uit H202, 02, I04", Br03, C103, S208“, KI03, H5I06, KOH en HN03. De versterker bestaat bij voorkeur uit tenminste een materiaal gekozen uit de groep bestaande uit HF, NH40H, H3P04, H2S04, NH4F, en HC1. De buf feroplossing wordt gebruikt voor het onder controle houden van de concentratie, de tempera-30 tuur en contacthoek van de etssamenstelling, en bestaat bij voorkeur uit gedeïoniseerd water.In accordance with preferred embodiments of the invention, the etching solution or etching composition consists of an oxidant, an enhancer and a buffer solution. The oxidant comprises at least one material selected from the group consisting of H 2 O 2, O 2, IO 4 ", BrO 3, ClO 3, S 2 O 8", KIO 3, H 5 O 6, KOH and HNO 3. The enhancer preferably consists of at least one material selected from the group consisting of from HF, NH 4 OH, H 3 PO 4, H 2 SO 4, NH 4 F, and HCl The buffer solution is used to control the concentration, temperature and contact angle of the etching composition, and preferably consists of deionized water.
Een voorkeursetssamenstelling bestaat bij voorkeur uit 0,01 tot 60 gewichtsprocent HN03 als oxidant, 0,05 tot 35 gewichtsprocent HF als versterker, en voor het restant 35 gedeïoniseerd water als bufferoplossing. Deze etssamenstelling, bestaande uit een mengsel van HN03, HF en gedeïoniseerd water, kan gebruikt worden voor het etsen van geleidende lagen (te weten koper, wolfraam en polysilicium etc.) of 1012430 I - 12 - I diëlektrische lagen (te weten siliciumoxide, siliciumnitride etc.).A preferred etching composition preferably consists of 0.01 to 60% by weight of HNO3 as an oxidant, 0.05 to 35% by weight of HF as an enhancer, and for the remainder 35 deionized water as a buffer solution. This etching composition, consisting of a mixture of HNO3, HF and deionized water, can be used for etching conductive layers (namely copper, tungsten and polysilicon, etc.) or 1012430 I - 12 - I dielectric layers (i.e. silicon oxide, silicon nitride etc.).
I Een andere voorkeursetssamenstelling bestaat uit 0,2 I tot 30 gewichtsprocent H202 als oxidant, 0,01 tot 30 I 5 gewichtsprocent NH40H als versterker, en voor het restant I gedeioniseerd water als bufferoplossing. Deze etssamenstel- I ling, bestaande uit een mengsel van H202, NH4OH en gedeïoni- I seerd water, kan gebruikt worden voor het etsen van gelei- I dende of diëlektrische lagen en ook voor barrièrelagen (te I 10 weten Ti, Ta, Ti/TiN, Ta/TaN, etc.).Another preferred etching composition consists of 0.2 I to 30 weight percent H 2 O 2 as oxidant, 0.01 to 30 I 5 weight percent NH 4 OH as enhancer, and the remainder I deionized water as buffer solution. This etching composition, consisting of a mixture of H 2 O 2, NH 4 OH and deionized water, can be used for etching conductive or dielectric layers and also for barrier layers (i.e. Ti, Ta, Ti / TiN, Ta / TaN, etc.).
I Weer een andere voorkeursetssamenstelling bestaat uit I 0,01 tot 30 gewichtsprocent HN03 als oxidant, 0,01 tot 30 gewichtsprocent NH4F als versterker, en voor het restant I gedeioniseerd water als bufferoplossing. Deze etssamenstel- I 15 ling, bestaande uit een mengsel van HN03, NH4F en gedeïoni- I seerd water, kan gebruikt worden voor het etsen van gelei- dende, diëlektrische en barrièrelagen.Yet another preferred etching composition consists of 0.01 to 30% by weight of HNO 3 as an oxidant, 0.01 to 30% by weight of NH 4 F as an enhancer, and for the remainder I deionized water as a buffer solution. This etching composition, consisting of a mixture of HNO 3, NH 4 F and deionized water, can be used for etching conductive, dielectric and barrier layers.
I Fig. 8 toont een grafiek van het verloop van de ets- snelheid van de etssamenstelling voor een wolfraamlaag ten I 20 opzichte van de gewichtsprocentverhouding van de in de I etssamenstelling gebruikte oxidant.FIG. 8 shows a graph of the course of the etching speed of the etching composition for a tungsten layer relative to the weight percent ratio of the oxidant used in the etching composition.
I De in fig. 8 getoonde lijn A geeft het etssnelheidsver- loop aan van een samenstelling bestaande uit een mengsel van I HN03 als oxidant, HF als versterker en gedeioniseerd water 25 als bufferoplossing. Lijn A toont dat de toename van de I etssnelheid in dit geval evenredig is met de hoeveelheidThe line A shown in Fig. 8 indicates the etching rate trend of a composition consisting of a mixture of 1 HNO 3 as oxidant, HF as enhancer and deionized water as buffer solution. Line A shows that the increase in the etching speed in this case is proportional to the amount
I (gewichtsprocent) HN03 in de totale etssamenstelling. Lijn BI (weight percent) HNO 3 in the total etching composition. Line B
I geeft het etssnelheidsverloop aan van een samenstelling I bestaande uit een mengsel van H202 als oxidant, NH4OH als I 30 versterker en gedeioniseerd water als bufferoplossing. Lijn I B geeft aan dat de verlaging van de etssnelheid evenredig is I met de hoeveelheid (gewichtsprocent) H202 in de totale etssa- I menstelling.I indicates the etching rate trend of a composition I consisting of a mixture of H2 O2 as an oxidant, NH4 OH as an enhancer and deionized water as a buffer solution. Line IB indicates that the reduction in the etching rate is proportional to the amount (weight percent) of H 2 O 2 in the total etching composition.
I Fig. 9 toont een schematische voorstelling van een I 35 spinetsinrichting voor gebruik voor het uitvoeren van het I proces voor het vervaardigen van halfgeleidereenheden vol- I gens de voorkeursuitvoeringsvormen van de uitvinding.FIG. 9 shows a schematic representation of a spin-etching device for use in carrying out the process for manufacturing semiconductor units according to the preferred embodiments of the invention.
I Zoals getoond in fig. 9 omvat de spinetsinrichting 200 I 1012430 - 13 - een motor 211, een spinklauwplaat 212, een kom 213, een aantal mondstukken 214, een klem 215, een verwarmingsorgaan 216, een afvoerpijp 217, een regulator 218 en een N2 gaslijn 219. De spinklauwplaat 212 bevindt zich onder het halfgelei-5 dersubstraat 210, terwijl de mondstukken 214 voor het leveren van een etssamenstelling boven het halfgeleidersubstraat 210 aangebracht zijn. De mondstukken 214 kunnen bij voorkeur naar links of rechts van de spinklauwplaat 212 bewegen en de etssamenstelling op het halfgeleidersubstraat 210 voeren. 10 Een van de mondstukken 214 kan bij voorkeur ook gebruikt worden voor een reinigingsoplossing, zoals gedeioniseerd water.As shown in Fig. 9, the spin-etching device 200 comprises a motor 211, a spider jaw plate 212, a cup 213, a plurality of nozzles 214, a clamp 215, a heater 216, a drain pipe 217, a regulator 218 and a N2 gas line 219. The spider jaw plate 212 is located below the semiconductor substrate 210, while the nozzles 214 for providing an etching composition are disposed above the semiconductor substrate 210. The nozzles 214 can preferably move to the left or right of the spider jaw plate 212 and guide the etching assembly onto the semiconductor substrate 210. One of the nozzles 214 can preferably also be used for a cleaning solution, such as deionized water.
De kom 213 is voor het bedekken van de spinklauwplaat 212 aangebracht en om te voorkomen dat de etssamenstelling 15 tijdens het proces wegvloeit. Het via de N2 gaslijn 219 toegevoerde N2 gas wordt aan de spinklauwplaat 212 geleverd om het halfgeleidersubstraat 210 ongeveer 2 mm omhoog te brengen. N2 gas is nuttig om speciaal de achterzijde van het halfgeleidersubstraat 212 te behandelen.The cup 213 is provided to cover the spider jaw plate 212 and to prevent the etching composition 15 from flowing away during the process. The N2 gas supplied via the N2 gas line 219 is supplied to the spindle jaw plate 212 to raise the semiconductor substrate 210 by about 2 mm. N 2 gas is useful to specifically treat the back side of the semiconductor substrate 212.
20 De in fig. 9 getoonde voorkeursspinetsinrichting ge bruikt het verwarmingsorgaan 216 om de temperatuur van het N2 gas te regelen. Bovendien kan deze inrichting nog een verwarmingsorgaan (niet getoond) hebben om de temperatuur van de etssamenstelling te regelen.The preferred spinning device shown in FIG. 9 uses the heater 216 to control the temperature of the N 2 gas. In addition, this device may also have a heater (not shown) to control the temperature of the etching composition.
25 Hoewel in de eerste uitvoeringsvorm N2 gas gebruikt wordt voor het verwarmen van het halfgeleidersubstraat 210 kunnen ook andere gassen gebruikt worden. Het heeft echter de voorkeur dat het gebruikte gas een inert gas is, zodat het gas zelf het etsproces niet beïnvloedt.Although in the first embodiment N 2 gas is used for heating the semiconductor substrate 210, other gases can also be used. However, it is preferred that the gas used is an inert gas, so that the gas itself does not affect the etching process.
30 De temperatuur van de etssamenstelling ligt bij voor keur in het gebied van 20 tot 90°C. Meer bij voorkeur ligt de temperatuur van de etssamenstelling in een gebied van 30 tot 70°C om de etssnelheid van de materiaallaag op het halfgeleidersubstraat te versnellen. De voorkeurstemperatuur 35 van het N2 gas ligt ook in het gebied van 30 tot 70°C om het halfgeleidersubstraat 210 op de spinklauwplaat 212 te verwarmen. Wanneer het halfgeleidersubstraat 210 niet verwarmd wordt terwijl de etssamenstelling verwarmd wordt zal het 101 pjam I - 14 - H temperatuursverschil tussen het halfgeleidersubstraat 210 en de etssamenstelling over de materiaallaag (te weten koper, wolfraam, polysilicium, siliciumoxide, siliciumnitride etc.) een ongelijkmatige etssnelheid veroorzaken. Dit kan weer 5 leiden tot een niet uniform oppervlak van het halfgeleiders- I ubstraat 210 na het etsproces.The temperature of the etching composition is preferably in the range of 20 to 90 ° C. More preferably, the temperature of the etching composition is in a range of 30 to 70 ° C to accelerate the etching rate of the material layer on the semiconductor substrate. The preferred temperature of the N 2 gas is also in the range of 30 to 70 ° C to heat the semiconductor substrate 210 on the spindle chuck 212. If the semiconductor substrate 210 is not heated while the etching composition is heated, the 101 pjam I - 14 - H temperature difference between the semiconductor substrate 210 and the etching composition over the material layer (i.e., copper, tungsten, polysilicon, silicon oxide, silicon nitride, etc.) will have an uneven etching rate cause. This can again lead to a non-uniform surface of the semiconductor substrate 210 after the etching process.
I Tijdens bedrijf verandert de temperatuur van de etssa- I menstelling, te weten koelt af, wanneer het vanuit het mondstuk 214 op het halfgeleidersubstraat 210 gevoerd wordt I 10 en het zich over het oppervlak van het halfgeleidersubstraat I 210 uitspreidt. Omdat de temperatuur van de etssamenstelling I tijdens het stromen ervan verandert varieert de temperatuur in elk punt van het oppervlak van het halfgeleidersubstraat I 210. Met andere woorden, de temperatuur van de op het half- 15 geleidersubstraat 210 gevoerde etssamenstelling varieert I over alle aanrakingspunten op het oppervlak van het halfge- leidersubstraat 210.During operation, the temperature of the etching composition changes, i.e., when it is fed from the nozzle 214 onto the semiconductor substrate 210 and spreads over the surface of the semiconductor substrate 210. Because the temperature of the etching composition I changes during its flow, the temperature varies at each point on the surface of the semiconductor substrate I 210. In other words, the temperature of the etching composition carried on the semiconductor substrate 210 varies across all touch points at the surface of the semiconductor substrate 210.
Als gevolg van dit temperatuursverschil heeft een gedeelte van het halfgeleidersubstraat 210 waarmee de etssa- I 20 menstelling het eerst in aanraking gekomen een hogere ets- I snelheid dan een gedeelte van het halfgeleidersubstraat 210 I waarmee de etssamenstelling later in aanraking gekomen is.As a result of this temperature difference, a portion of the semiconductor substrate 210 with which the etching composition first came into contact has a higher etching speed than a portion of the semiconductor substrate 210 with which the etching composition later came into contact.
I De etssnelheid varieert ook afhankelijk van de stroming van de etssamenstelling over het oppervlak van het halfge- I 25 leidersubstraat wat leidt tot het niet uniforme oppervlak I van het halfgeleidersubstraat 210. Deze etsvariaties zijn I ernstiger voor halfgeleiderwafels met grote diameter, zoals een wafel met een diameter van 300 mm. Dat komt doordat hoe I groter een wafel is des te meer temperatuurverschillen van I 30 de etssamenstelling over het oppervlak van de halfgeleider- I wafel optreden.The etching speed also varies depending on the flow of the etching composition over the surface of the semiconductor substrate leading to the non-uniform surface of the semiconductor substrate 210. These etching variations are more severe for large-diameter semiconductor wafers, such as a wafer having a diameter of 300 mm. That is because the larger the wafer, the more temperature differences of the etching composition occur over the surface of the semiconductor wafer.
I Daarom omvat de uitvinding diverse werkwijzen voor het I verschaffen van uniforme procesomstandigheden, zoals het I naar het substraat voeren van verwarmd Na gas, de aanwezig- I 35 heid van een verwarmingsorgaan onder de spinklauwplaat 212, I een werkwijze om een spinetsproceskamer in een gesloten, I temperatuursgeregelde procesomgeving onder te brengen, en I dergelijke.Therefore, the invention encompasses various methods for providing uniform process conditions, such as feeding heated Na gas to the substrate, the presence of a heater under the spindle chuck 212, a method of forming a spin etching process chamber in a closed I to accommodate temperature-controlled process environment, and I the like.
- 15 -- 15 -
De toevoersnelheid van de etssamenstelling is bij voorkeur ongeveer 0,1 tot 2,5 ί/min, en de etssamenstelling kan door een variabele zwaai van een uithouder naar rechts of links van het midden op het halfgeleidersubstraat 210 5 gevoerd worden.The feeding speed of the etching composition is preferably about 0.1 to 2.5 μm / minute, and the etching composition can be passed through a variable swing of a jib to the right or left of the center on the semiconductor substrate 210.
De uithouderzwaai refereert naar de bewegingsgebieden van het mondstuk 214 over het halfgeleidersubstraat 210 voor het toevoeren van de etssamenstelling. Een uithouderzwaai naar de linkerkant van het midden van het halfgeleidersub-10 straat 210 wordt hier een negatieve (-) zwaai genoemd en een uithouderzwaai naar de rechterkant van het midden van het halfgeleidersubstraat 210 wordt hier een positieve (+) zwaai genoemd. In deze beschrijving is de uithouderzwaai voor de voorkeursuitvoeringsvormen in mm gegeven.The boom swing refers to the motion areas of the nozzle 214 over the semiconductor substrate 210 for supplying the etching composition. A boom swing to the left-hand side of the center of the semiconductor substrate 210 is referred to herein as a negative (-) swing and a boom swing to the right of the center of the semiconductor substrate 210 is referred to here as a positive (+) swing. In this description, the boom swing for the preferred embodiments is given in mm.
15 Het bewegingsgebied van de uithouderzwaai is volgens de uitvinding bij voorkeur van 0 tot +/- 80. Met andere woorden, het mondstuk 214 voert de etssamenstelling bij voorkeur toe terwijl het tot 80 mm naar de linkerkant of rechterkant van het midden van het halfgeleidersubstraat 210 beweegt. De 20 uithouderzwaai voor een gegeven CEP-proces moet geoptimaliseerd worden omdat de uithouderzwaai een parameter is die de etsuniformiteit van de te etsen dunne lagen beïnvloedt.According to the invention, the range of movement of the boom swing is preferably from 0 to +/- 80. In other words, the mouthpiece 214 preferably feeds the etching composition while it is up to 80 mm to the left or right side of the center of the semiconductor substrate 210. moves. The boom swing for a given CEP process must be optimized because the boom swing is a parameter that influences the etching uniformity of the thin layers to be etched.
De uithouderzwaai moet bij voorkeur uitgevoerd worden met een uithouderzwaai over een lange afstand en een uithou-25 derzwaai over korte afstand, terwijl ze sequentieel uitge voerd worden. Een uithouderzwaai over lange afstand is een uithouderzwaai waarbij het mondstuk 214 over een grote afstand verplaatst wordt, bijvoorbeeld tot de voor het mondstuk 214 maximaal toegelaten zwaai. Een uithouderzwaai 30 over korte afstand is een uithouderzwaai waarbij het mondstuk 214 over een kleinere afstand dan een lange uithouderzwaai verplaatst wordt, bijvoorbeeld enige afstand minder dan de voor het mondstuk 214 toegelaten maximale zwaai.The boom swing must preferably be carried out with a boom swing over a long distance and a boom swing over a short distance, while they are performed sequentially. A bracket swing over a long distance is a bracket swing in which the nozzle 214 is moved over a large distance, for example up to the maximum swing allowed for the nozzle 214. A spacer swing 30 over a short distance is a boom swing wherein the nozzle 214 is moved a smaller distance than a long boom swing, for example some distance less than the maximum swing allowed for the nozzle 214.
Fig. 10 toont een grafiek van de etssnelheid in relatie 35 met de uithouderzwaai in diverse punten van het substraat 210. De grafiek toont de etssnelheid wanneer een wolfraam- laag geëtst wordt met gebruik van een etssamenstelling bestaande uit een mengsel van HN03 als oxidant, HF als ver- 101243® I - 16 - I sterker en gedeïoniseerd water als bufferoplossing.FIG. 10 shows a graph of the etching speed in relation to the boom swing at various points of the substrate 210. The graph shows the etching speed when a tungsten layer is etched using an etching composition consisting of a mixture of HNO 3 as an oxidant, HF as far - 101243® I - 16 - I stronger and deionized water as a buffer solution.
I Lijn C toont de etssnelheid wanneer de etssamenstelling I op het halfgeleidersubstraat gevoerd wordt terwijl het I mondstuk 214 boven het midden van het halfgeleidersubstraat I 5 gefixeerd is. De lijn C toont dat in deze situatie de ets- I snelheid in het middelste gedeelte van het halfgeleidersub- I straat 210 relatief hoger is dan de etssnelheid bij de rand I van het halfgeleidersubstraat 210.Line C shows the etching speed when the etching composition I is fed onto the semiconductor substrate while the nozzle 214 is fixed above the center of the semiconductor substrate. The line C shows that in this situation the etching speed in the middle part of the semiconductor substrate 210 is relatively higher than the etching speed at the edge I of the semiconductor substrate 210.
I Lijn 3 toont de etssnelheid voor wanneer de etssamen- I 10 stelling op het halfgeleidersubstraat gevoerd wordt onder I uitvoering van een uithouderzwaai over grote afstand. De I lijn D toont dat in deze situatie de etssnelheid bij de rand I van het halfgeleidersubstraat 210 hoger is dan de etssnel- I heid in het midden van het halfgeleidersubstraat 210.Line 3 shows the etching speed for when the etching composition is fed onto the semiconductor substrate under the execution of a jib swing over a large distance. The I line D shows that in this situation the etching speed at the edge I of the semiconductor substrate 210 is higher than the etching speed in the center of the semiconductor substrate 210.
I 15 Lijn E toont de etssnelheid bij toevoer van de etssa- I menstelling op het halfgeleidersubstraat waarbij het mond- I stuk 214 een uithouderzwaai over grote afstand en een uit- I houderzwaai over korte afstand ondergaat. De lijn E geeft I aan dat in deze situatie de etssnelheden van zowel het I 20 randgebied als het middelste gebied van het halfgeleidersub- I straat 210 gelijk zijn.Line E shows the etching speed when the etching composition is supplied to the semiconductor substrate, the nozzle 214 undergoing a boom swing over a large distance and a boom swing over a short distance. The line E indicates that in this situation the etching rates of both the edge region and the middle region of the semiconductor substrate 210 are equal.
I Fig. 11 toont een grafiek van de etssnelheid en de I etsuniformiteit voor diverse uithouderzwaaien. De grafiek I toont de etssnelheid wanneer een wolfraamlaag geëtst wordt I 25 met gebruik van een etssamenstelling bestaande uit een I mengsel van HN03 als oxidant, NH4F als versterker en gedeio- I niseerd water als bufferoplossing. In het bijzonder geeft I het staafdiagram de etssnelheid weer en geeft de lijn F de I etsuniformiteit weer.FIG. 11 shows a graph of the etching speed and the etching uniformity for various booms. The graph I shows the etching rate when a tungsten layer is etched using an etching composition consisting of a mixture of HNO 3 as an oxidant, NH 4 F as an enhancer and deionized water as a buffer solution. In particular, the bar graph represents the etching speed and the line F indicates the etching uniformity.
I 30 De met het staafdiagram van fig. 11 getoonde etssnel- I heid stelt de dikte van een dunne laag voor die gedurende I een bepaalde tijd door een etsoplossing geëtst moet worden.The etching speed shown with the bar graph of Fig. 11 represents the thickness of a thin layer which must be etched by an etching solution for a certain time.
I De door de lijn F van fig. 11 getoonde etsuniformiteit stelt I een afwijking voor van de dikte in verschillende punten van I 35 de dunne laag, bijvoorbeeld een centrumpunt, een randpunt en I een middelpunt na voltooiing van het etsen. Des te lager de I waarde van de afwijking tussen de getoonde punten des tè I uniformer het etsresultaat is.The etching uniformity shown by the line F of Fig. 11 represents I a deviation of the thickness at different points of the thin layer, for example a center point, an edge point and I a center point after completion of the etching. The lower the I value of the deviation between the points shown, the more uniform the etching result is.
I 10124 30 - 17 -I 10124 30 - 17 -
Wanneer, zoals getoond in fig. 11, de uithouderzwaai over grote afstand en de uithouderzwaai over korte afstand sequentieel en continu uitgevoerd worden neemt de etssnel-heid toe en wordt de etsuniformiteit verbeterd. Wanneer de 5 uithouderzwaai -20~0 is is de etssnelheid ongeveer 540A/min, wat voor de procesomstandigheid voldoende is. Wanneer de uniformiteit echter 10% is is ze te hoog. Wanneer de uithouderzwaai -40-0 is neemt de etssnelheid naar een ongeschikt niveau af en wordt de uniformiteit zelfs meer onacceptabel.When, as shown in Fig. 11, the spacer swing over a large distance and the spacer swing over a short distance are performed sequentially and continuously, the etching speed increases and the etching uniformity is improved. When the boom swing is -20 ~ 0, the etching speed is about 540A / min, which is sufficient for the process condition. However, when the uniformity is 10%, it is too high. When the boom swing is -40-0, the etching speed decreases to an inappropriate level and the uniformity becomes even more unacceptable.
10 Wanneer de uithouderzwaai echter sequentieel met -40-0 en -20-0 uitgevoerd wordt is de etssnelheid ongeveer 540A/min en is de etsuniformiteit ongeveer 1%, welke waarden een acceptabele procesomstandigheid vormen. Dit betekent dat de lijn E in fig. 10 verkregen kan worden door de procesom-15 standigheden voor de lijnen D en C te combineren.However, when the boom swing is carried out sequentially with -40-0 and -20-0, the etching speed is approximately 540A / min and the etching uniformity is approximately 1%, which values constitute an acceptable process condition. This means that the line E in Fig. 10 can be obtained by combining the process conditions for the lines D and C.
Verder, wanneer er een gedeelte van de dunne laag op het halfgeleidersubstraat is dat sterker geëtst moet worden, kan het mondstuk 214 dat de etssamenstelling toevoert volgens voorkeursuitvoeringsvormen van de uitvinding langer 20 blijven staan en kan de etssamenstelling langer over het te etsen gedeelte toegevoerd worden.Furthermore, when there is a portion of the thin layer on the semiconductor substrate that is to be etched more strongly, the nozzle 214 supplying the etching composition according to preferred embodiments of the invention can remain longer and the etching composition can be supplied longer over the portion to be etched.
De rotatiesnelheid van de spinklauwplaat ligt tijdens het toevoeren van de etssamenstelling bij voorkeur in het gebied van 200 tot 5000 omwentelingen per minuut (rpm).The rotational speed of the spider jaw plate during the feeding of the etching composition is preferably in the range of 200 to 5000 revolutions per minute (rpm).
25 Hierna zal een werkwijze toegelicht worden voor het vervaardigen van halfgeleidereenheden met gebruik van de etssamenstelling volgens voorkeursuitvoeringsvormen, maar de uitvinding moet niet opgevat worden als zijnde beperkt tot deze navolgende uitvoeringsvormen.Hereafter a method will be explained for manufacturing semiconductor units using the etching composition according to preferred embodiments, but the invention should not be construed as being limited to these following embodiments.
3030
Eerste uitvoeringsvormFirst embodiment
Hierna zal een eerste uitvoeringsvorm van de werkwijze voor het vervaardigen van halfgeleidereenheden voor het vormen van een geleidende plug toegelicht worden. Deze 35 uitvoeringsvorm verschaft een nieuwe werkwijze voor het vormen van een geleidende tussenverbindingsplug zonder microkrassen tengevolge van een CMP-proces en zonder vergroting van de contactweerstand ten gevolge van een droogterug- 1012430 I - 18 - I ets (DEB) proces.A first embodiment of the method for manufacturing semiconductor units for forming a conductive plug will be explained below. This embodiment provides a new method for forming a conductive interconnection plug without micro-scratches due to a CMP process and without increasing the contact resistance due to a dryback (DEB) process.
I Volgens de uitvinding omvat een werkwijze voor het I vervaardigen van halfgeleidereenheden de stappen van het op I een halfgeleidersubstraat vormen van een diëlektrische laag, I 5 het in de diëlektrische.laag vormen van contactgaten, het op I de diëlektrische laag en in de contactgaten vormen van een geleidende laag, het roteren van het halfgeleidersubstraat I en het op het roterende halfgeleidersubstraat voeren van een etssamenstelling. De etssamenstelling bestaat bij voorkeur I 10 uit een mengsel van tenminste een oxidant gekozen uit de I groep bestaande uit H202, 02, I04“, Br03, C103, S208-, KI03, I H5I06, KOH en HN03, tenminste een versterker gekozen uit de I groep bestaande uit HF, NH40H, H3P04, H2S04, NH4F, en HCl en I gedeïoniseerd water in een bepaalde, zodanige mengverhouding I 15 dat na het etsen het materiaal van de geleidende laag alleen I in de contactgaten en niet op de diëlektrische laag achter- I blijft.According to the invention, a method for manufacturing semiconductor units comprises the steps of forming a dielectric layer on a semiconductor substrate, forming contact holes in the dielectric layer, forming on the dielectric layer and in the contact holes of a conductive layer, rotating the semiconductor substrate I and feeding an etching composition onto the rotating semiconductor substrate. The etching composition preferably consists of a mixture of at least one oxidant selected from the I group consisting of H 2 O 2, O 2, I 4 O 4, BrO 3, ClO 3, S 2 O 8, KIO 3, H 5 O 6, KOH and HNO 3, at least one enhancer selected from the I group consisting of HF, NH 4 OH, H 3 PO 4, H 2 SO 4, NH 4 F, and HCl and I deionized water in a certain mixing ratio such that after etching, the material of the conductive layer is only in the contact holes and not on the dielectric layer behind - I stay.
I De geleidende laag is bij voorkeur een wolfraamlaag (W) I of een koperlaag (Cu). De geleidende plug verbindt bij 20 voorkeur een bovenste geleidende laag en een onderste gelei- I dende laag via in de diëlektrische laag gevormde contactga- I ten.The conductive layer is preferably a tungsten layer (W) or a copper layer (Cu). The conductive plug preferably connects an upper conductive layer and a lower conductive layer via contact holes formed in the dielectric layer.
I Tijdens het vormen van de geleidende pluggen wordt een I halfgeleidersubstraat 210 met een daarop gevormde geleidende I 25 laag bij voorkeur in een roteerbare spinklauwplaat 212 I bevestigd en met een bepaalde snelheid geroteerd.During the formation of the conductive plugs, a semiconductor substrate 210 with a conductive layer formed thereon is preferably mounted in a rotatable spindle chuck 212 and rotated at a certain speed.
I Door het via een boven het halfgeleidersubstraat 210 geplaatst mondstuk 214 toevoeren van een etssamenstelling I wordt de geleidende laag op het halfgeleidersubstraat 210 I 30 zodanig geëtst dat de geleidende laag alleen in de contact- I gaten en niet op de diëlektrische laag achterblijft.By supplying an etching composition I via a nozzle 214 placed above the semiconductor substrate 210, the conductive layer is etched on the semiconductor substrate 210 such that the conductive layer only remains in the contact holes and not on the dielectric layer.
I Met andere woorden, de geleidende laag wordt door de I centrifugaalkracht van het halfgeleidersubstraat 210 door de I rotatie van de spinklauwplaat 214 en van de etssamenstel- I 35 ling, die een goede reactie met de geleidende laag heeft, in I horizontale richting met toenemende etsimpuls geëtst.In other words, the conductive layer is increased by the centrifugal force of the semiconductor substrate 210 through the rotation of the spider jaw plate 214 and of the etching composition, which has a good reaction with the conductive layer, in the horizontal direction with increasing etching pulse etched.
I Hoe hoger de rotatiesnelheid van de spinklauwplaat 214 I is des te meer zal de etsimpuls in horizontale richting - 19 - toenemen. Door dit proces zullen de etssnelheid van de geleidende laag en de etsuniformiteit verbeterd worden en wordt het ontstaan van onnodige holten op het oppervlak van de geleidende laag voorkomen.The higher the rotational speed of the spider jaw plate 214 I, the more the etching pulse in the horizontal direction will increase. Through this process, the etching speed of the conductive layer and the etching uniformity will be improved and the formation of unnecessary cavities on the surface of the conductive layer is prevented.
5 De toevoer van de etssamenstelling naar het halfgelei- dersubstraat vindt bij voorkeur in twee stappen plaats. De eerste stap omvat het toevoeren van een eerste materiaal met een eerste etssamenstelling met een eerste etssnelheid. De tweede stap omvat het toevoeren van een tweede materiaal met 10 een tweede etssamenstelling met een tweede etssnelheid die lager is dan de eerste etssnelheid.The feeding of the etching composition to the semiconductor substrate preferably takes place in two steps. The first step comprises supplying a first material with a first etching composition with a first etching rate. The second step comprises supplying a second material with a second etching composition with a second etching rate that is lower than the first etching rate.
De fig. 12 t/m 17 tonen doorsneden van processequenties van een proces voor het vormen van een wolfraamplug met gebruik van een werkwijze voor het vervaardigen van halfge-15 leidereenheden volgens de eerste voorkeursuitvoeringsvorm van de uitvinding. Deze tekeningen tonen het vormen van de geleidende plug (bijvoorbeeld een wolfraam plug) en het vormen van een uitlijnmarkering of een kraslijn. In deze tekeningen zijn een celgedeelte (C) voor het vormen van de 20 ketenpatronen en een randgedeelte (P) voor het vormen van de uitlijnmarkering of de kraslijn getoond.12 to 17 show cross-sectional views of process sequences of a tungsten plug forming process using a method for manufacturing semiconductor units according to the first preferred embodiment of the invention. These drawings show the formation of the conductive plug (e.g., a tungsten plug) and the formation of an alignment mark or a scratch line. In these drawings, a cell portion (C) for forming the chain patterns and an edge portion (P) for forming the alignment mark or the scratch line are shown.
Zoals getoond in fig. 12 is op het halfgeleidersub-straat 220 een oxidefilm 224 gevormd welke op een bepaalde afstand van elkaar een aantal lokale patronen 222 heeft. De 25 lokale patronen 222 zijn bij voorkeur polysilicium patronen of metalen patronen die als onderste geleidende laag gebruikt worden. De oxidelaag 224 kan een siliciumdioxidelaag (Si02) , fosforsilicaat (PSG) of boriumfosforsilicaat (BPSG) of dergelijke zijn, die bij voorkeur gevormd worden met een 30 typische CVD-werkwijze of een spin-op-glas-(SOG)werkwijze. De dikte van de oxidelaag 224 is bij voorkeur ongeveer 4000 tot 15000 A.As shown in FIG. 12, an oxide film 224 is formed on the semiconductor substrate 220 which has a number of local patterns 222 spaced apart. The local patterns 222 are preferably polysilicon patterns or metal patterns used as the lower conductive layer. The oxide layer 224 can be a silicon dioxide layer (SiO 2), phosphor silicate (PSG) or boron phosphor silicate (BPSG) or the like, which are preferably formed by a typical CVD method or a spin-on-glass (SOG) method. The thickness of the oxide layer 224 is preferably about 4000 to 15000 A.
Verwijzend naar fig. 13 wordt een fotoresist (niet getoond) op de oxidelaag 224 aangebracht en door middel van 35 een bekend fotolithografieproces tot een patroon (niet getoond) gevormd. Vervolgens wordt een gedeelte van de oxidelaag 224 door een bekend etsproces geëtst voor het vormen van een contactgat 226 en een randgat 228 voor ge- T0124 30 - 20 - bruik als uitlijnmarkering of kraslijn. Het randgat 228 heeft bij voorkeur een grotere diameter dan die van het contactgat 226.Referring to FIG. 13, a photoresist (not shown) is applied to the oxide layer 224 and formed into a pattern (not shown) by a known photolithography process. Next, a portion of the oxide layer 224 is etched by a known etching process to form a contact hole 226 and an edge hole 228 for use as an alignment mark or scratch line. The edge hole 228 preferably has a larger diameter than that of the contact hole 226.
Volgens fig. 14 is voorafgaand aan het opbrengen van 5 een geleidend materiaal bij voorkeur een barrièrelaag 230 (bijvoorbeeld een tweevoudige Ti/TiN laag) in het contactgat 226 en in het randgat 228 gevormd. De barrièrelaag 230 omvat bij voorkeur een onderste barrièrelaag 230a (bijvoorbeeld Ti) en een bovenste barrièrelaag 230b (bijvoorbeeld TiN) . 10 Wanneer de barrièrelaag 230 in het contactgat 226 en in het randgat 228 gevormd wordt bedraagt de dikte van de barrièrelaag bij voorkeur ongeveer 700 A. Voor het vormen van de onderste barrièrelaag 230a en de bovenste barrièrelaag 230b wordt bij voorkeur een typische sputter- of CVD-werkwijze 15 gebruikt.According to FIG. 14, prior to applying a conductive material, a barrier layer 230 (e.g., a dual Ti / TiN layer) is preferably formed in the contact hole 226 and in the edge hole 228. The barrier layer 230 preferably comprises a lower barrier layer 230a (e.g., Ti) and an upper barrier layer 230b (e.g., TiN). When the barrier layer 230 is formed in the contact hole 226 and in the edge hole 228, the thickness of the barrier layer is preferably about 700 A. For forming the lower barrier layer 230a and the upper barrier layer 230b, a typical sputter or CVD is preferably used. method 15 used.
De barrièrelaag 230 wordt bij voorkeur gebruikt voor het verlagen van de contactweerstand van de elektrode en voor het verbeteren van de aanhechting tussen een geleidend materiaal en de oxidelaag 224. De barrièrelaag 230 kan 20 tijdens het verwijderen van het geleidende materiaal in volgende processen ook als stoplaag gebruikt worden.The barrier layer 230 is preferably used to reduce the contact resistance of the electrode and to improve the adhesion between a conductive material and the oxide layer 224. The barrier layer 230 can also be used as a stop layer during the removal of the conductive material in subsequent processes being used.
Volgens fig. 15 wordt op het oppervlak van het halfge-leidersubstraat 220, in het contactgat 226 en in het randgat 228 een eerste geleidende laag 232 (bijvoorbeeld een eerste 25 wolfraamlaag) gevormd. Omdat het randgat 228 in het randge-deelte (P) een grotere diameter heeft dan die van het contactgat 226 in het celgedeelte (C) wordt het randgat .228 niet geheel met de eerste geleidende laag 232 gevuld maar worden alleen de bodem en zijwanden ervan bedekt.15, a first conductive layer 232 (e.g., a first tungsten layer) is formed on the surface of the semiconductor substrate 220, in the contact hole 226 and in the edge hole 228. Because the edge hole 228 in the edge portion (P) has a larger diameter than that of the contact hole 226 in the cell portion (C), the edge hole .228 is not completely filled with the first conductive layer 232 but only the bottom and side walls thereof covered.
30 Volgens fig. 16 wordt het halfgeleidersubstraat 220 met een eerste geleidende laag 232 op de in fig. 9 getoonde spinklauwplaat 212 geplaatst. Vervolgens wordt de eerste geleidende laag 232 geëtst voor het vormen van een tweede geleidende laag 233 (bijvoorbeeld een tweede wolfraamlaag) 35 door het halfgeleidersubstraat 220 op de spinklauwplaat 212 te roteren en door over het halfgeleidersubstraat 220 en de eerste geleidende laag 232 via een mondstuk 214 de etssamen-stelling te sproeien. Bij voorkeur is de toevoersnelheid vanAccording to FIG. 16, the semiconductor substrate 220 with a first conductive layer 232 is placed on the spider jaw plate 212 shown in FIG. Next, the first conductive layer 232 is etched to form a second conductive layer 233 (e.g., a second tungsten layer) by rotating the semiconductor substrate 220 on the spindle jaw plate 212 and by rotating over the semiconductor substrate 220 and the first conductive layer 232 via a nozzle 214 spray the etching composition. The feed rate is preferably of
101 24 SOF101 24 SOF
- 21 - de etssamenstelling ongeveer 0,1 tot 2,5 i/min en bestaat de etssamenstelling bij voorkeur uit ongeveer 3 tot 55 gewichtsprocent HN03 als oxidant, 0,2 tot 35 gewichtsprocent HF als versterker, en gedeïoniseerd water voor het restant 5 als bufferoplossing. Nog meer bij voorkeur bestaat de etssamenstelling uit 10 tot 45 gewichtsprocent HN03 als oxidant, 1 tot 24 gewichtsprocent HF als versterker en gedeïoniseerd water voor het restant als bufferoplossing. De werktempera-tuur ligt bij voorkeur in het gebied van ongeveer 20 tot 10 90°C, en meer bij voorkeur van ongeveer 30 tot 70°C. De rotatiesnelheid van de spinklauwplaat 212 ligt bij voorkeur in het gebied van ongeveer 200 tot 5000 omwentelingen per minuut, en meer nog van ongeveer 1000 tot 3000 omwentelingen per minuut.The etching composition comprises about 0.1 to 2.5 I / min and the etching composition preferably consists of about 3 to 55% by weight of HNO 3 as an oxidant, 0.2 to 35% by weight of HF as an amplifier, and deionized water for the remainder 5 as buffer solution. Even more preferably, the etching composition consists of 10 to 45% by weight of HNO 3 as an oxidant, 1 to 24% by weight of HF as an enhancer and deionized water for the remainder as a buffer solution. The operating temperature is preferably in the range of about 20 to 90 ° C, and more preferably of about 30 to 70 ° C. The rotational speed of the spider jaw plate 212 is preferably in the range of about 200 to 5000 revolutions per minute, and more preferably of about 1000 to 3000 revolutions per minute.
15 Verwarmd gas, bij voorkeur N2, wordt naar de achterkant van het halfgeleidersubstraat 220 gevoerd, bij voorkeur met een temperatuur van ongeveer 30 tot 150°C, voor het verlagen van het temperatuursverschil tussen de etssamenstelling en het halfgeleidersubstraat 220, voor het daarbij verbeteren 20 van de uniformiteit van het etsproces. De etssnelheid van de eerste geleidende laag 232 ligt bij voorkeur in het gebied van 70 tot 22000 A/min. De procestijd varieert afhankelijk van de dikte van de eerste geleidende laag 232 en kan afhankelijk van de procesomstandigheden aangepast worden. De 25 geëtste dikte van de eerste geleidende laag 232 (de dikte van het gedeelte van de eerste geleidende laag 232 dat weggeëtst is) is bij voorkeur ongeveer 40 tot 95% van de dikte van de eerste geleidende laag 232, en ligt meer bij voorkeur in het gebied van ongeveer 70 tot 90% 30 Verwijzend naar fig. 17 wordt vervolgens de geleidende wolfraamlaag 233 geëtst voor het vormen van een geleidende plug 235 door het halfgeleidersubstraat 220 over de spinklauwplaat 212 te roteren en via een mondstuk 214 de etssamenstelling over het halfgeleidersubstraat 220 en de tweede 35 geleidende laag 233 te sproeien. Bij voorkeur bedraagt de toegevoerde hoeveelheid voor dit proces ongeveer 0,1 tot 2,5 i/min en bestaat de etssamenstelling bij voorkeur uit 0,2 tot 30 gewichtsprocent H202 als oxidant 0,01 tot 20 ge- 101243® - 22 - wichtsprocent NH4OH als versterker en het restant uit gedeio-niseerd water als bufferoplossing. Nog meer bij voorkeur bestaat de etssamenstelling uit 1,0 tot 30 gewichtsprocent H202 als oxidant, 0,01 tot 29 gewichtsprocent NH4OH als 5 versterker en het restant uit gedeioniseerd water als buffer oplossing.Heated gas, preferably N 2, is fed to the back of the semiconductor substrate 220, preferably at a temperature of about 30 to 150 ° C, to lower the temperature difference between the etching composition and the semiconductor substrate 220, thereby improving of the uniformity of the etching process. The etching speed of the first conductive layer 232 is preferably in the range of 70 to 22000 A / min. The process time varies depending on the thickness of the first conductive layer 232 and can be adjusted depending on the process conditions. The etched thickness of the first conductive layer 232 (the thickness of the portion of the first conductive layer 232 that has been etched away) is preferably about 40 to 95% of the thickness of the first conductive layer 232, and is more preferably in the range of about 70 to 90%. Referring to Fig. 17, the conductive tungsten layer 233 is then etched to form a conductive plug 235 by rotating the semiconductor substrate 220 over the spider jaw plate 212 and through a nozzle 214 the etching composition over the semiconductor substrate 220 and spraying the second conductive layer 233. Preferably the amount supplied for this process is about 0.1 to 2.5 I / min and the etching composition preferably consists of 0.2 to 30 weight percent H 2 O 2 as oxidant 0.01 to 20 weight percent NH 4 OH as an enhancer and the remainder from deionized water as a buffer solution. Even more preferably, the etching composition consists of 1.0 to 30% by weight of H 2 O 2 as an oxidant, 0.01 to 29% by weight of NH 4 OH as an enhancer and the remainder of deionized water as a buffer solution.
Een alternatieve voorkeursetssamenstelling bestaat uit 0,01 tot 30 gewichtsprocent HN03 als oxidant, 0,01 tot 3,0 gewichtsprocent NH4F als versterker en het restant uit 10 gedeioniseerd water als bufferoplossing.An alternative preferred etching composition consists of 0.01 to 30% by weight of HNO 3 as an oxidant, 0.01 to 3.0% by weight of NH 4 F as an enhancer and the remainder of deionized water as a buffer solution.
De werktemperatuur ligt bij voorkeur in het gebied van ongeveer 20 tot 90°C, meer bij voorkeur ongeveer 30 tot 70°C, en de rotatiesnelheid van de spinklauwplaat 12 ligt bij voorkeur in het gebied van ongeveer 200 tot 5000 omwen-15 telingen per minuut. Verwarmd gas, bijvoorbeeld N2 gas, wordt bij voorkeur met een temperatuur van ongeveer 30 tot 150°C naar de achterkant van het halfgeleidersubstraat 220 gevoerd ter vermindering van het temperatuursverschil tussen de etssamenstelling en het halfgeleidersubstraat 220 voor het 20 daarmee verbeteren van de uniformiteit van het etsproces. De etssnelheid van de tweede geleidende laag 233 ligt bij voorkeur in het gebied van ongeveer 30 tot 12000 A/min. De verwerkingstijd varieert afhankelijk van de dikte van de tweede geleidende laag 233 en kan afhankelijk van de proces-25 omstandigheden ingesteld worden,The operating temperature is preferably in the range of about 20 to 90 ° C, more preferably about 30 to 70 ° C, and the rotational speed of the spindle chuck 12 is preferably in the range of about 200 to 5000 revolutions per minute . Heated gas, e.g. N 2 gas, is preferably fed to the back of the semiconductor substrate 220 at a temperature of about 30 to 150 ° C to reduce the temperature difference between the etching composition and the semiconductor substrate 220 to thereby improve the uniformity of the etching process. The etching speed of the second conductive layer 233 is preferably in the range of about 30 to 12000 A / min. The processing time varies depending on the thickness of the second conductive layer 233 and can be set depending on the process conditions,
In dit CEP-etsproces wordt de tweede geleidende laag 233 in het randgat en het gedeelte van de barrièrelaag 23 0 in het randgat 228 door het CEP-proces verwijderd. Ook wordt door het CEP-proces het gedeelte van de barrièrelaag 230 op 30 het bovenoppervlak van de oxidelaag 224 in het celgedeelte verwijderd. Omdat het randgat 228 groter is dan het contact-gat 226, dat de geleidende plug 235 bevat, dringt de etssamenstelling voldoende in het randgat. 228 om de tweede geleidende laag 233 en de barrièrelaag 230 uit het randgat 228 te 35 verwijderen.In this CEP etching process, the second conductive layer 233 in the edge hole and the portion of the barrier layer 23 in the edge hole 228 are removed by the CEP process. Also, the CEP process removes the portion of the barrier layer 230 on the upper surface of the oxide layer 224 in the cell portion. Because the edge hole 228 is larger than the contact hole 226, which contains the conductive plug 235, the etching composition penetrates sufficiently into the edge hole. 228 to remove the second conductive layer 233 and the barrier layer 230 from the edge hole 228.
Als alternatief kunnen de tweede geleidende laag 233 en de barrièrelaag 230 in twee sequentiële stappen verwijderd worden, te weten door eerst de tweede geleidende laag 233 te 1Π1 0 A 5 ft· - 23 - verwijderen en door vervolgens de barrièrelaag 230 te verwijderen.Alternatively, the second conductive layer 233 and the barrier layer 230 can be removed in two sequential steps, namely by first removing the second conductive layer 233 and then removing the barrier layer 230.
Net als hiervoor wordt het proces voor het vormen van de geleidende plug bij voorkeur in twee stappen verdeeld.As before, the process for forming the conductive plug is preferably divided into two steps.
5 Ten eerste een stap met een hoge etssnelheid met gebruik van een eerste etssamenstelling met bij voorkeur een hoge etssnelheid, bijvoorbeeld bestaande uit HF en HN03 voor het 40 tot 95% etsen van de dikte van de eerste geleidende laag 232. Daarna volgt een tweede stap met lagere etssnelheid met 10 gebruik van een etssamenstelling met bij voorkeur een lage etssnelheid, bijvoorbeeld bestaande uit H202 en NH4OH of HN03 en NH4F voor het etsen van het overblijvende gedeelte van de tweede geleidende laag 233 op de barrièrelaag 230. Hierdoor wordt de geleidende plug 235 zo gevormd dat het als eerste 15 geleidende laag gedeponeerde geleidende materiaal alleen in de contactgaten 226 achterblijft.Firstly, a step with a high etching speed using a first etching composition with preferably a high etching speed, for example consisting of HF and HNO3 for etching 40 to 95% of the thickness of the first conductive layer 232. Then a second step follows with a lower etching speed using a etching composition with preferably a low etching speed, for example consisting of H 2 O 2 and NH 4 OH or HNO 3 and NH 4 F for etching the remaining part of the second conductive layer 233 on the barrier layer 230. This makes the conductive plug 235 shaped so that the first conductive layer deposited conductive material remains only in the contact holes 226.
Verder kan voor het vormen van de geleidende plug 235 het verwijderen van de eerste geleidende laag 232 met meerdere stappen uitgevoerd worden.Further, to form the conductive plug 235, the removal of the first conductive layer 232 can be performed with multiple steps.
20 De volgens de uitvinding vervaardigde halfgeleidereen- heid omvat een cellengebied met een geleidende plug, en een randgebied met een randgatpatroon voor gebruik als uitlijnmarkering of kraslijn. Het randgatpatroon wordt bij voorkeur door hetzelfde proces gevormd als het proces voor het vormen 25 van het contactgatpatroon voor de geleidende plug, en geen van de geleidende materialen blijft achter in het randgatpatroon in het randgebied.The semiconductor unit manufactured according to the invention comprises a cell area with a conductive plug, and an edge area with an edge hole pattern for use as an alignment mark or scratch line. The edge hole pattern is preferably formed by the same process as the process for forming the contact hole pattern for the conductive plug, and none of the conductive materials remains in the edge hole pattern in the edge area.
Volgens de uitvinding is het mogelijk halfgeleidereen-heden met meerdere structuren, door gestapelde structuren, 30 te vormen.According to the invention, it is possible to form semiconductor units with a plurality of structures by stacked structures.
Fig. 18 toont een meervoudige structuur die gevormd is met een werkwijze voor het vervaardigen van halfgeleidereenheden volgens de eerste voorkeursuitvoeringsvorm van de uitvinding. Zoals getoond in fig. 18 kan een gewenste meer-35 voudige structuur (met drie structuurlagen F, S en T) gevormd worden door het plugvormingsproces herhaald uit te voeren, hetgeen met gebruik van een bekend CMP-proces onmogelijk is. In deze meervoudige structuur wordt een tweede 10124301 - 24 - structuurlaag (S) op een eerste structuurlaag (F) gevormd en wordt een derde structuurlaag (T) op de tweede structuurlaag (S) gevormd. Deze meervoudige structuur kan zonder een afvlakproces voor de onderste lagen doelmatig gevormd wor-5 den. Verder is de meervoudige structuurlaag niet beperkt tot de in fig. 18 getoonde drielaagstructuur maar kan uit diverse aantallen lagen bestaan.FIG. 18 shows a multiple structure formed by a method for manufacturing semiconductor units according to the first preferred embodiment of the invention. As shown in Fig. 18, a desired multiple structure (with three structure layers F, S and T) can be formed by repeatedly performing the plug-forming process, which is impossible using a known CMP process. In this multiple structure, a second structure layer (S) is formed on a first structure layer (F) and a third structure layer (T) is formed on the second structure layer (S). This multiple structure can be effectively formed without a smoothing process for the lower layers. Furthermore, the multiple structure layer is not limited to the three-layer structure shown in Fig. 18, but may consist of various numbers of layers.
Samenvattend kan de bovengenoemde werkwijze voor het vormen van de geleidende pluggen en het vormen van de gelei-10 dende lijn op een halfgeleidersubstraat ook toegepast worden voor een uit meer lagen bestaande structuur. Hierdoor wordt het proces voor het vervaardigen van halfgeleidereenheden vereenvoudigd, waardoor de produktiviteit van het vervaardi-gingsproces verbeterd wordt.In summary, the above-mentioned method for forming the conductive plugs and forming the conductive line on a semiconductor substrate can also be used for a multi-layered structure. This simplifies the process for manufacturing semiconductor units, thereby improving the productivity of the manufacturing process.
1515
Tweede uitvoeringsvormSecond embodiment
Daar halfgeleidereenheden sterker geïntegreerd worden wordt de diepte van contactgaten groter en wordt de diameter van contactgaten kleiner. Daardoor is het moeilijk geworden 20 de contactgaten met dunne lagen te begraven. Daarom moet op het gedeelte waar contactgaten gevormd zijn een pad gevormd worden voor het verkrijgen van de diepte van de gaten en het daardoor verbeteren van het profiel van de contactgaten.As semiconductor units are more strongly integrated, the depth of contact holes becomes greater and the diameter of contact holes becomes smaller. This has made it difficult to bury the contact holes with thin layers. Therefore, at the part where contact holes are formed, a path must be formed to obtain the depth of the holes and thereby improve the profile of the contact holes.
De fig. 19 t/m 23 tonen doorsneden die het proces tonen 25 voor het vormen van een celpad met een polysiliciumplug met gebruik van een werkwijze voor het vervaardigen van halfgeleidereenheden zoals een tweede voorkeursuitvoeringsvorm van de uitvinding.Figs. 19 to 23 show cross-sections showing the process for forming a cell path with a polysilicon plug using a method for manufacturing semiconductor units such as a second preferred embodiment of the invention.
Volgens fig. 19 wordt een eerste diëlektrische laag 258 30 op een aantal op het halfgeleidersubstraat 250 gevormde poortelektroden 256 gevormd. De poortelektroden 256 zijn van elkaar gescheiden en zijn omgeven door afstandsstukken 254. Een cel op het halfgeleidersubstraat. 250 wordt door geuliso-latiegebieden 252 verdeeld in een actief gebied en een 35 inactief gebied om de diverse elementen op het substraat 250 te isoleren. De eerste diëlektrische laag 258 isoleert celpaden bij het vormen van het celpad tussen de poortelektroden 256. De eerste diëlektrische laag 258 is bij voorkeur 1012430 - 25 - een boriumfosforsilicaat-(BPSG)laag.19, a first dielectric layer 258 is formed on a plurality of gate electrodes 256 formed on the semiconductor substrate 250. The gate electrodes 256 are separated from each other and are surrounded by spacers 254. A cell on the semiconductor substrate. 250 is divided by channel isolation regions 252 into an active region and an inactive region to isolate the various elements on the substrate 250. The first dielectric layer 258 isolates cell paths when forming the cell path between the gate electrodes 256. The first dielectric layer 258 is preferably a boron phosphorsilicate (BPSG) layer.
Met verwijzing naar fig. 20 wordt de eerste diëlektri-sche laag 258, bij voorkeur door een CMP-proces afgevlakt voor het vormen van een tweede diëlektrische laag 259.With reference to Fig. 20, the first dielectric layer 258, preferably by a CMP process, is flattened to form a second dielectric layer 259.
5 Met verwijzing naar fig. 21 worden vervolgens in de afgevlakte tweede diëlelektrische laag 259 contactgaten 260 gevormd. In dit proces wordt op de afgevlakte tweede diëlektrische laag 259 een fotoresist (niet getoond) aangebracht, wordt met gebruik van een typisch fotolithografieproces een 10 fotoresistpatroon gevormd en worden met gebruik van het fotoresistpatroon als etsmasker in een etsproces contactgaten 260 gevormd. Vervolgens wordt het fotoresistmasker verwijderd.Referring to FIG. 21, contact holes 260 are then formed in the flattened second dielectric layer 259. In this process, a photoresist (not shown) is applied to the flattened second dielectric layer 259, a photoresist pattern is formed using a typical photolithography process and contact holes 260 are formed using the photoresist pattern as an etching mask in an etching process. The photoresist mask is then removed.
Verwijzend naar fig. 22 wordt op de tweede diëlektri-15 sche laag 259 een geleidende laag 262 (bijvoorbeeld een polysiliciumlaag) met een bepaalde dikte gevormd voor het begraven van de contactgaten 260.Referring to FIG. 22, on the second dielectric layer 259, a conductive layer 262 (e.g., a polysilicon layer) of a certain thickness is formed to bury the contact holes 260.
Verwijzend naar fig. 23 wordt het halfgeleidersubstraat 250 met de daarop gevormde geleidende laag 262 op de in fig. 20 9 getoonde spinklauwplaat 212 aangebracht. Vervolgens wordt de geleidende laag 262 verwijderd door het roteren van de spinklauwplaat 212 en het via een mondstuk 214 over het halfgeleidersubstraat 250 sproeien van de etssamenstelling voor het verwijderen van het gedeelte van de geleidende laag 25 262 op de tweede diëlektrische laag 259, waardoor alleen in de contactgaten 260 gevormde geleidende pluggen 263 (bijvoorbeeld polysilicium pluggen) achterblijven.Referring to FIG. 23, the semiconductor substrate 250 with the conductive layer 262 formed thereon is applied to the spider jaw plate 212 shown in FIG. Next, the conductive layer 262 is removed by rotating the spindle jaw plate 212 and spraying the etching composition through a nozzle 214 over the semiconductor substrate 250 to remove the portion of the conductive layer 262 on the second dielectric layer 259, leaving only in the conductive plugs 263 (e.g., polysilicon plugs) formed of the contact holes 260 remain.
In dit proces ligt de toegevoerde hoeveelheid etssamenstelling bij voorkeur tussen 0,1 en 2,5 1/min. De etssamen-30 stelling bestaat bij voorkeur uit 3 tot 60 gewichtsprocent HN03 als oxidant, 0,06 tot 30 gewichtsprocent HF als versterker en het restant uit gedeïoniseerd water als bufferoplos-sing. Meer bij voorkeur bestaat de etssamenstelling uit 8 tot 45 gewicht sprocent HNÖ3 als oxidant, 0,3 tot 12 gewichts-35 procent HF als versterker en het restant uit gedeioniseerd water als bufferoplossing. De temperatuur van de etssamenstelling ligt bij voorkeur in het gebied van 20 tot 90°C. De rotatiesnelheid van de spinklauwplaat 212 ligt bij voorkeur 10124 30 - 26 - in het gebied van 200 tot 5000 omwentelingen per minuut.In this process, the amount of etch composition supplied is preferably between 0.1 and 2.5 1 / min. The etching composition preferably consists of 3 to 60% by weight of HNO 3 as an oxidant, 0.06 to 30% by weight of HF as an enhancer and the remainder of deionized water as a buffer solution. More preferably, the etching composition consists of 8 to 45 weight percent HNO2 as an oxidant, 0.3 to 12 weight 35 percent HF as an enhancer and the remainder of deionized water as a buffer solution. The temperature of the etching composition is preferably in the range of 20 to 90 ° C. The rotational speed of the spider jaw plate 212 is preferably 10124 30 - 26 - in the range of 200 to 5000 revolutions per minute.
De resulterende etssnelheid van de geleidende laag 262 ligt bij voorkeur in het gebied van 30 tot 48000 A/min. De verwerkingstijd varieert afhankelijk van de dikte van de 5 geleidende laag 262 en kan afhankelijk van de procesomstandigheden aangepast worden.The resulting etching rate of the conductive layer 262 is preferably in the range of 30 to 48000 A / min. The processing time varies depending on the thickness of the conductive layer 262 and can be adjusted depending on the process conditions.
De door dit proces gevormde geleidende plug 263 kan in volgende processen gebruikt worden als celpad.The conductive plug 263 formed by this process can be used as a cell path in subsequent processes.
10 Derde voorkeursuitvoeringsvormThird preferred embodiment
Omdat halfgeleidereenheden sterker geïntegreerd worden en meerdere lagen hebben neemt de staphoogte tussen het cellengedeelte voor het vormen van een elementpatroon en het randgedeelte tussen de celgedeelten toe. Als gevolg van deze 15 grotere staphoogte kan het moeilijk zijn een patroon precies te vormen als gevolg van moeilijkheden bij het nauwkeurig focusseren tussen de bovenste positie en de onderste positie voor belichting in een fotolithografieproces. Daarom worden afvlakwerkwijzen steeds belangrijker om deze staphoogte te 20 minimaliseren.Because semiconductor units become more integrated and have multiple layers, the step height between the cell portion to form an element pattern and the edge portion between the cell portions increases. Due to this larger step height, it can be difficult to precisely form a pattern due to difficulties in accurately focusing between the upper position and the lower position for exposure in a photolithography process. Therefore, smoothing methods are becoming increasingly important to minimize this step height.
De fig. 24 t/m 28 tonen doorsneden van een afvlakproces met gebruik van een werkwijze voor het vervaardigen van halfgeleidereenheden volgens een derde voorkeursuitvoeringsvorm van de uitvinding. Fig. 24 toont een eerste staphoogte 25 (^) van een half geleidereenheid van een op een half gelei- dersubstraat 270 gevormde condensatorelektrode 272. De staphoogte (HJ bevindt zich tussen het celgedeelte (C) voor het elementpatroon en een randgedeelte (P).Figures 24 to 28 show cross-sections of a smoothing process using a method for manufacturing semiconductor units according to a third preferred embodiment of the invention. FIG. 24 shows a first step height 25 (^) of a semiconductor unit of a capacitor electrode 272 formed on a semiconductor substrate 270. The step height (HJ is located between the cell portion (C) for the element pattern and an edge portion (P).
Fig. 25 toont een doorsnede van een eerste oxidelaag 30 274 als diëlektrische tussenlaag op het halfgeleidersub- straat 270. Als gevolg van de eerste staphoogte (^) heeft de eerste oxidelaag 274 bovendien een tweede staphoogte (H2) tussen het cellengedeelte (C) en het randgedeelte (P).FIG. 25 shows a cross-section of a first oxide layer 304 as a dielectric intermediate layer on the semiconductor substrate 270. Moreover, due to the first step height (^), the first oxide layer 274 has a second step height (H2) between the cell portion (C) and the edge portion (P).
De eerste en tweede staphoogten en H2) kunnen tij- 35 dens volgende processen defecten veroorzaken omdat de staphoogten (Hx en H2) het moeilijk maken in een fotolithografieproces voor het vormen van een elementpatroon exact te focusseren.The first and second step heights and H2) can cause defects during subsequent processes because the step heights (Hx and H2) make it difficult to precisely focus in a photolithography process to form an element pattern.
- 27 -- 27 -
De eerste oxidelaag 274 is meer bij voorkeur een BPSG-laag maar is niet tot dat materiaal beperkt. De eerste oxidelaag 274 wordt bij voorkeur met een CVD-werkwijze gevormd en meer bij voorkeur met een lage-druk chemische 5 dampdepositie-(LPCVD)werkwijze. Door middel van dit proces kan een uniforme laag gedeponeerd worden.The first oxide layer 274 is more preferably a BPSG layer but is not limited to that material. The first oxide layer 274 is preferably formed with a CVD method and more preferably with a low pressure chemical vapor deposition (LPCVD) method. A uniform layer can be deposited through this process.
Fig. 26 toont in een doorsnede dat uit een eerste oxidelaag 274 een vloeiend afgevlakte tweede oxidelaag 275 gevormd is. Om dat te bereiken wordt de eerste oxidelaag 274 10 bij een hoge temperatuur, bij voorkeur boven 750°C, vloeiend afgevlakt voor het minimaliseren van de tweede staphoogte (H2) . Na de vloei-afvlakking is de dikte (L2) van de tweede oxidelaag 275 in het celgedeelte (C) kleiner dan een dikte (L) van de eerste oxidelaag 274. Met andere woorden, een 15 derde staphoogte (H3) van de tweede oxidelaag 275 is kleiner dan de tweede staphoogte (H2) van de eerste oxidelaag 274. Hierdoor is de eerste hoek (0X) voor het vormen van de derde staphoogte (H3) klein. Het genoemde vloei-afvlakproces bij hoge temperatuur heeft echter zijn beperkingen.FIG. 26 shows in a section that a smoothly flattened second oxide layer 275 is formed from a first oxide layer 274. To achieve that, the first oxide layer 274 is smoothly flattened at a high temperature, preferably above 750 ° C, to minimize the second step height (H2). After the flow smoothing, the thickness (L2) of the second oxide layer 275 in the cell portion (C) is smaller than a thickness (L) of the first oxide layer 274. In other words, a third step height (H3) of the second oxide layer 275 is smaller than the second step height (H2) of the first oxide layer 274. As a result, the first angle (0X) for forming the third step height (H3) is small. However, the aforementioned high temperature smoothing process has its limitations.
20 Fig. 27 toont in een doorsnede dat een derde oxidelaag 276 gevormd kan worden door afvlakking van de tweede oxidelaag 275 met gebruik van een spinetswerkwijze.FIG. 27 shows in a cross-section that a third oxide layer 276 can be formed by flattening the second oxide layer 275 using a spin etching method.
Bij deze werkwijze wordt een halfgeleidersubstraat 270 met de vloeiend afgevlakte tweede oxidelaag 275 op de in 25 fig. 9 getoonde spinklauwplaat 212 geplaatst. Vervolgens wordt de tweede oxidelaag 275 geëtst door rotatie van het halfgeleidersubstraat 270 en de spinklauwplaat 212 en het op het halfgeleidersubstraat 270 sproeien van de etssamenstel-ling via het mondstuk 214.In this method, a semiconductor substrate 270 with the smoothly flattened second oxide layer 275 is placed on the spider jaw plate 212 shown in FIG. Next, the second oxide layer 275 is etched by rotating the semiconductor substrate 270 and the spider jaw plate 212 and spraying the etching composition on the semiconductor substrate 270 through the nozzle 214.
30 Bij dit proces wordt de etssamenstelling bij voorkeur toegevoerd met een debiet van ongeveer 0,1 tot 2,5 f/min. De etssamenstelling bestaat bij voorkeur uit 0,01 tot 60 ge-wichtsprocent HN03 als oxidant, 0,05 tot 25 gewichtsprocent HF als versterker en het restant uit gedeioniseerd water als 35 bufferoplossing. Meer bij voorkeur bestaat de etssamenstel ling uit 0,01 tot 60 gewichtsprocent HN03 als oxidant, 0,5 tot 12 gewichtsprocent HF als versterker en het restant uit gedeioniseerd water als bufferoplossing. De procestempera- 1012430 - 28 - tuur ligt bij voorkeur in het gebied van ongeveer 20 tot 90 °C, meer bij voorkeur in het gebied van ongeveer 30 tot 70°C en de rotatiesnelheid van de spinklauwplaat 212 ligt bij voorkeur in het gebied van ongeveer 200 tot 5000 orriwen-5 telingen per minuut.In this process, the etching composition is preferably supplied at a flow rate of about 0.1 to 2.5 f / min. The etching composition preferably consists of 0.01 to 60% by weight of HNO3 as an oxidant, 0.05 to 25% by weight of HF as an amplifier and the remainder of deionized water as a buffer solution. More preferably, the etching composition consists of 0.01 to 60% by weight of HNO3 as an oxidant, 0.5 to 12% by weight of HF as an amplifier and the remainder of deionized water as a buffer solution. The process temperature is preferably in the range of about 20 to 90 ° C, more preferably in the range of about 30 to 70 ° C and the rotational speed of the spindle chuck 212 is preferably in the range of about 200 to 5000 orriwen-5 counts per minute.
De etssnelheid van de tweede oxidelaag 275 ligt bij voorkeur in het gebied van ongeveer 30 tot 52000 A/min. De verwerkingstijd varieert afhankelijk van de dikte van de tweede oxidelaag 275 en kan afhankelijk van de procesomstan-10 digheden aangepast worden.The etching rate of the second oxide layer 275 is preferably in the range of about 30 to 52000 A / min. The processing time varies depending on the thickness of the second oxide layer 275 and can be adjusted depending on the process conditions.
Door vergelijking van de door middel van de spinetswerkwijze af gevlakte derde oxidelaag 276 van fig. 27 met de tweede oxidelaag 275 van fig. 26 zijn de relaties H3>H4, L2>L4, 1^<1ί3 en ÖX>Ö2 van toepassing. Hierdoor worden een 15 vierde staphoogte (H4) en de tweede hoek θ2 door het uitvoeren van de afvlakking met spinetswerkwijze geminimaliseerd.By comparing the third oxide layer 276 of Figure 27 flattened by means of the spin etching method, with the second oxide layer 275 of Figure 26, the relationships H3> H4, L2> L4, 1 <1> 3 and OX> O2 apply. As a result, a fourth step height (H4) and the second angle θ2 are minimized by performing the flattening with spin-etching method.
De vierde staphoogte (H4) kan verder geminimaliseerd worden en de hoek θ2 kan kleiner gemaakt worden wanneer de rotatiesnelheid van de spinklauwplaat hoger gemaakt wordt. 20 De rotatiesnelheid is echter beperkt, en het grotere rota-tiesnelheidsgebied wordt beperkt door de vereiste voldoende reactie van de etssamenstelling met de tweede oxidelaag 275. De dikte waarover de tweede oxidelaag 275 door het spinetsen verwijderd wordt is L2-L4.The fourth step height (H4) can be further minimized and the angle θ2 can be made smaller when the rotation speed of the spider chuck is made higher. However, the rotational speed is limited, and the larger rotational speed range is limited by the required sufficient reaction of the etching composition with the second oxide layer 275. The thickness over which the second oxide layer 275 is removed by spin etching is L2-L4.
25 Fig. 28 toont in een doorsnede dat op de door de spi netswerkwijze afgevlakte derde oxidelaag 276 een fotoresist-patroon 278 gevormd is. Het fotoresistpatroon 278 wordt gevormd door het op de derde oxidelaag 276 aanbrengen van een fotoresist en het uitvoeren van een fotolithografiepro-30 ces.FIG. 28 shows in a cross-section that a photoresist pattern 278 is formed in the third oxide layer 276 flattened by the spin process. The photoresist pattern 278 is formed by applying a photoresist to the third oxide layer 276 and performing a photolithography process.
Door de staphoogte (Hx) tussen de bovenste positie en de onderste positie van de eerste oxidelaag 274 te minimaliseren kan de focusseringsdiepte (DOF) in de volgende fotolithograf ieprocessen verbeterd worden.By minimizing the step height (Hx) between the upper position and the lower position of the first oxide layer 274, the focusing depth (DOF) in the following photolithography processes can be improved.
35 Uit bestudering van de resultaten van de uitvinding bleken diverse verbeteringen. De hiervoor toegelichte werkwijze voor het vormen van een geleidende plug volgens de uitvinding heeft als kenmerk dat het uitgevoerd wordt met T0124 30 - 29 - I gebruik van een spinetsproces met een etssamenstelling dat I een goede reactie met de geleidende laag aangaat en door I snelle rotatie, van het halfgeleidersubstraat voor het ver- I groten van de etsimpuls in horizontale richting van het I 5 halfgeleidersubstraat door middel van een centrifugaalkracht I door snelle rotatie van het halfgeleidersubstraat. Dit I verschilt van de bekende CMP-werkwijze waarbij een polijst- I inrichting in aanraking met een halfgeleidersubstraat ge- I bracht wordt onder uitoefening van een bepaalde druk en I 10 toevoer van een suspensie.Examination of the results of the invention revealed various improvements. The method explained above for forming a conductive plug according to the invention is characterized in that it is carried out with the use of a spin etching process with an etching composition that I enter into a good reaction with the conductive layer and through rapid rotation , of the semiconductor substrate for increasing the etching pulse in the horizontal direction of the semiconductor substrate by means of a centrifugal force I by rapid rotation of the semiconductor substrate. This differs from the known CMP method in which a polishing device is brought into contact with a semiconductor substrate while applying a certain pressure and applying a suspension.
I De uitvinding voorziet in het vormen van een geleidende I plug met een effenheid van voldoende kwaliteit zonder de I afvlakkingsstap van de diëlektrische tussenlaag tijdens het I vormen van de geleidende plug, waardoor de produktiviteit I 15 van het vervaardigingsproces verbeterd wordt.The invention provides for the formation of a conductive plug with a smoothing unit of sufficient quality without the smoothing step of the dielectric intermediate layer during the forming of the conductive plug, thereby improving the productivity of the manufacturing process.
I Verder wordt de geleidende laag in het gatpatroon van I randgedeelten, zoals een uitlijnmarkering en diverse oneffen I patronen op de kraslijn, tijdens het CEP-proces volledig I verwijderd. Dit voorkomt het ontstaan van deeltjes in latere I 20 processen en het optreden van microkrassen op het halfgelei- I dersubstraat door de suspensie, waardoor de uitlijnbaarheid van het fotolithografieproces verbeterd wordt. Volgens de I uitvinding kunnen de etseigenschappen gemakkelijk gewijzigd I worden door aanpassing van de rotatiesnelheid van het half- I 25 geleidersubstraat, variatie van de hoeveelheid toegevoerde I etssamenstelling, verandering van de sproeidruk, het wijzi- I gen van de uithouderzwaai van het mondstuk etc.Furthermore, the conductive layer in the hole pattern of I edge portions, such as an alignment mark and various uneven I patterns on the scratch line, is completely removed during the CEP process. This prevents the formation of particles in later processes and the occurrence of micro scratches on the semiconductor substrate through the suspension, thereby improving the alignability of the photolithography process. According to the invention, the etching properties can easily be changed by adjusting the rotational speed of the semiconductor substrate, variation in the amount of etching composition supplied, change in spray pressure, change in the boom end swing.
I Hierdoor worden met de uitvinding een vereenvoudiging I van het proces voor het vervaardigen van het proces voor het I 30 vervaardigen van halfgeleidereenheden, een grotere betrouw- I baarheid van de halfgeleidereenheden en een verlaging van de I proceskosten bereikt.This achieves with the invention a simplification of the process for manufacturing the process for manufacturing semiconductor units, a greater reliability of the semiconductor units and a reduction of the process costs.
I 1012430'I 1012430
Claims (26)
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19980024232 | 1998-06-25 | ||
| KR19980024232 | 1998-06-25 | ||
| KR1019980031544A KR100271769B1 (en) | 1998-06-25 | 1998-08-03 | Method for manufacturing semiconductor device, etchant composition and semiconductor device for manufacturing semiconductor device therefor |
| KR19980031544 | 1998-08-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| NL1012430A1 NL1012430A1 (en) | 2000-01-04 |
| NL1012430C2 true NL1012430C2 (en) | 2004-10-13 |
Family
ID=26633814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL1012430A NL1012430C2 (en) | 1998-06-25 | 1999-06-24 | Method for manufacturing semiconductor units, an etching composition for manufacturing semiconductor units, and semiconductor units obtained thereby. |
Country Status (5)
| Country | Link |
|---|---|
| JP (3) | JP4180741B2 (en) |
| KR (1) | KR100271769B1 (en) |
| DE (1) | DE19928570B4 (en) |
| NL (1) | NL1012430C2 (en) |
| TW (1) | TW478130B (en) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4240424B2 (en) | 1998-10-23 | 2009-03-18 | エルジー ディスプレイ カンパニー リミテッド | Etching agent and method for manufacturing substrate for electronic device using the same |
| US20010054706A1 (en) * | 1999-07-19 | 2001-12-27 | Joseph A. Levert | Compositions and processes for spin etch planarization |
| KR100641950B1 (en) * | 2000-06-27 | 2006-11-02 | 주식회사 하이닉스반도체 | Method of forming contact plug of semiconductor device |
| JP2002043201A (en) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | Method of manufacturing semiconductor device and semiconductor device |
| KR100372647B1 (en) * | 2000-10-13 | 2003-02-19 | 주식회사 하이닉스반도체 | Method for forming damascene metal gate |
| WO2002044763A2 (en) * | 2000-11-28 | 2002-06-06 | Lightcross, Inc. | Formation of a smooth surface on an optical component |
| JP3609761B2 (en) | 2001-07-19 | 2005-01-12 | 三洋電機株式会社 | Manufacturing method of semiconductor device |
| KR100881388B1 (en) * | 2002-11-04 | 2009-02-05 | 주식회사 하이닉스반도체 | Manufacturing Method of Semiconductor Device |
| KR100536593B1 (en) * | 2002-12-05 | 2005-12-14 | 삼성전자주식회사 | Cleaning solution for selectively removing a layer and method for selectively removing the layer in silicide process using the cleaning solution |
| JP4355201B2 (en) * | 2003-12-02 | 2009-10-28 | 関東化学株式会社 | Tungsten metal removing liquid and tungsten metal removing method using the same |
| US7351642B2 (en) * | 2005-01-14 | 2008-04-01 | Infineon Technologies Richmond, Lp | Deglaze route to compensate for film non-uniformities after STI oxide processing |
| KR100624089B1 (en) | 2005-07-12 | 2006-09-15 | 삼성전자주식회사 | Pattern forming method, manufacturing method of multi-gate oxide film and flash memory cell using same |
| KR101264421B1 (en) | 2005-12-09 | 2013-05-14 | 동우 화인켐 주식회사 | Etchant for metal layer |
| WO2007088755A1 (en) * | 2006-01-31 | 2007-08-09 | Sumco Corporation | Single wafer etching method |
| JP4906417B2 (en) | 2006-07-11 | 2012-03-28 | ラピスセミコンダクタ株式会社 | Manufacturing method of semiconductor device |
| KR100860367B1 (en) | 2006-08-21 | 2008-09-25 | 제일모직주식회사 | Etch solution with improved etching selectivity relative to silicon oxide film compared to metal silicide film |
| JP5017709B2 (en) | 2006-09-07 | 2012-09-05 | ジルトロニック アクチエンゲゼルシャフト | Silicon wafer etching method and semiconductor silicon wafer manufacturing method |
| JP5047881B2 (en) * | 2007-07-13 | 2012-10-10 | 東京応化工業株式会社 | Titanium nitride stripping solution and method for stripping titanium nitride coating |
| US8623236B2 (en) | 2007-07-13 | 2014-01-07 | Tokyo Ohka Kogyo Co., Ltd. | Titanium nitride-stripping liquid, and method for stripping titanium nitride coating film |
| JP5439466B2 (en) * | 2011-12-26 | 2014-03-12 | 富士フイルム株式会社 | Silicon etching method, silicon etching solution used therefor, and kit thereof |
| WO2013099955A1 (en) * | 2011-12-27 | 2013-07-04 | 富士フイルム株式会社 | Method for producing semiconductor substrate product and etching method utilized therein |
| JP2014146623A (en) * | 2013-01-25 | 2014-08-14 | Fujifilm Corp | Method of etching semiconductor substrate, etchant, and method of manufacturing semiconductor element |
| JP6454605B2 (en) | 2015-06-01 | 2019-01-16 | 東芝メモリ株式会社 | Substrate processing method and substrate processing apparatus |
| JP6917807B2 (en) * | 2017-07-03 | 2021-08-11 | 東京エレクトロン株式会社 | Substrate processing method |
| JP7398969B2 (en) * | 2019-03-01 | 2023-12-15 | 東京エレクトロン株式会社 | Substrate processing method, substrate processing apparatus and storage medium |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825454A (en) * | 1972-02-18 | 1974-07-23 | Hitachi Ltd | Method of forming interconnections |
| US4345969A (en) * | 1981-03-23 | 1982-08-24 | Motorola, Inc. | Metal etch solution and method |
| US4415606A (en) * | 1983-01-10 | 1983-11-15 | Ncr Corporation | Method of reworking upper metal in multilayer metal integrated circuits |
| US4804438A (en) * | 1988-02-08 | 1989-02-14 | Eastman Kodak Company | Method of providing a pattern of conductive platinum silicide |
| EP0324198A1 (en) * | 1987-12-02 | 1989-07-19 | Koninklijke Philips Electronics N.V. | Manufacturing method for electrical connections in integrated circuits |
| EP0510965A1 (en) * | 1991-04-23 | 1992-10-28 | Honda Giken Kogyo Kabushiki Kaisha | Wet etching process, applied to a rotating semiconductor substrate |
| US5340437A (en) * | 1993-10-08 | 1994-08-23 | Memc Electronic Materials, Inc. | Process and apparatus for etching semiconductor wafers |
| US5486234A (en) * | 1993-07-16 | 1996-01-23 | The United States Of America As Represented By The United States Department Of Energy | Removal of field and embedded metal by spin spray etching |
| US5518966A (en) * | 1993-12-28 | 1996-05-21 | Hyundai Electronics Industries Co., Ltd. | Method for wet etching polysilicon |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524140A (en) * | 1975-06-28 | 1977-01-13 | Victor Co Of Japan Ltd | Data presentation system |
| US4806504A (en) * | 1986-09-11 | 1989-02-21 | Fairchild Semiconductor Corporation | Planarization method |
| JPH0322428A (en) * | 1989-06-19 | 1991-01-30 | Nec Kyushu Ltd | Manufacturing apparatus for semiconductor device |
| US5449639A (en) * | 1994-10-24 | 1995-09-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Disposable metal anti-reflection coating process used together with metal dry/wet etch |
| JP3459137B2 (en) * | 1995-04-06 | 2003-10-20 | 日曹エンジニアリング株式会社 | Single wafer spin etching method |
| US5863828A (en) * | 1996-09-25 | 1999-01-26 | National Semiconductor Corporation | Trench planarization technique |
| KR100205321B1 (en) * | 1996-12-30 | 1999-07-01 | 구본준 | Method for manufacturing a semiconductor device having a crack prevention pattern |
-
1998
- 1998-08-03 KR KR1019980031544A patent/KR100271769B1/en not_active Expired - Fee Related
-
1999
- 1999-06-22 DE DE19928570A patent/DE19928570B4/en not_active Expired - Fee Related
- 1999-06-24 NL NL1012430A patent/NL1012430C2/en not_active IP Right Cessation
- 1999-06-24 JP JP17850599A patent/JP4180741B2/en not_active Expired - Fee Related
- 1999-06-25 TW TW087112709A patent/TW478130B/en active
-
2004
- 2004-10-26 JP JP2004310391A patent/JP2005057304A/en active Pending
- 2004-10-26 JP JP2004310392A patent/JP4343084B2/en not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825454A (en) * | 1972-02-18 | 1974-07-23 | Hitachi Ltd | Method of forming interconnections |
| US4345969A (en) * | 1981-03-23 | 1982-08-24 | Motorola, Inc. | Metal etch solution and method |
| US4415606A (en) * | 1983-01-10 | 1983-11-15 | Ncr Corporation | Method of reworking upper metal in multilayer metal integrated circuits |
| EP0324198A1 (en) * | 1987-12-02 | 1989-07-19 | Koninklijke Philips Electronics N.V. | Manufacturing method for electrical connections in integrated circuits |
| US4804438A (en) * | 1988-02-08 | 1989-02-14 | Eastman Kodak Company | Method of providing a pattern of conductive platinum silicide |
| EP0510965A1 (en) * | 1991-04-23 | 1992-10-28 | Honda Giken Kogyo Kabushiki Kaisha | Wet etching process, applied to a rotating semiconductor substrate |
| US5486234A (en) * | 1993-07-16 | 1996-01-23 | The United States Of America As Represented By The United States Department Of Energy | Removal of field and embedded metal by spin spray etching |
| US5340437A (en) * | 1993-10-08 | 1994-08-23 | Memc Electronic Materials, Inc. | Process and apparatus for etching semiconductor wafers |
| US5518966A (en) * | 1993-12-28 | 1996-05-21 | Hyundai Electronics Industries Co., Ltd. | Method for wet etching polysilicon |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005057304A (en) | 2005-03-03 |
| DE19928570A1 (en) | 1999-12-30 |
| JP2005045285A (en) | 2005-02-17 |
| JP4343084B2 (en) | 2009-10-14 |
| JP2000031114A (en) | 2000-01-28 |
| NL1012430A1 (en) | 2000-01-04 |
| KR20000004840A (en) | 2000-01-25 |
| JP4180741B2 (en) | 2008-11-12 |
| DE19928570B4 (en) | 2008-04-10 |
| TW478130B (en) | 2002-03-01 |
| KR100271769B1 (en) | 2001-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL1012430C2 (en) | Method for manufacturing semiconductor units, an etching composition for manufacturing semiconductor units, and semiconductor units obtained thereby. | |
| US6232228B1 (en) | Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method | |
| US9614052B2 (en) | Copper contact plugs with barrier layers | |
| TWI252534B (en) | Copper CMP defect reduction by extra slurry polish | |
| US6140233A (en) | Method of manufacturing semiconductor devices, etching compositions for manufacturing semiconductor devices, and semiconductor devices thereby | |
| KR101307780B1 (en) | Metal line of semiconductor device and method of manufacturing the same | |
| KR19990044960A (en) | Semiconductor device and manufacturing method thereof | |
| US20130065394A1 (en) | Process for Forming Contact Plugs | |
| CN100514549C (en) | Semiconductor device fabrication method | |
| US20030157272A1 (en) | Method of manufacturing integrated circuit, and substrate with integrated circuit formed by the method of manufacturing integrated circuit | |
| CN101083225A (en) | Method for manufacturing semiconductor device | |
| JP3670552B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2004022855A (en) | Method for manufacturing semiconductor device | |
| CN109887880B (en) | Semiconductor connection structure and manufacturing method thereof | |
| CN103117246A (en) | Manufacturing method of metal interconnection structure | |
| US7074702B2 (en) | Methods of manufacturing semiconductor devices | |
| CN1553495A (en) | Plug Formation Method | |
| KR100802311B1 (en) | Manufacturing Method of CMOS Image Sensor | |
| KR100545899B1 (en) | Metal wiring formation method of semiconductor device | |
| KR100307985B1 (en) | A semiconductor device and a manufacturing process therefor | |
| KR100595324B1 (en) | Method of forming a semiconductor device | |
| KR100600257B1 (en) | Metal wiring formation method of semiconductor device | |
| JPH0822987A (en) | Semiconductor device and its manufacture | |
| US7192869B2 (en) | Methods for planarizing a metal layer | |
| KR100693785B1 (en) | Method of forming interlayer insulating film of semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AD1A | A request for search or an international type search has been filed | ||
| RD2N | Patents in respect of which a decision has been taken or a report has been made (novelty report) | ||
| PD2B | A search report has been drawn up | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20140101 |