KR100307985B1 - A semiconductor device and a manufacturing process therefor - Google Patents
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Abstract
배리어 금속막(9)은 접속홀의 내벽에 형성된다. 배리어 금속막(9) 위에는 접속홀을 매립하도록 도전막(10)을 형성한다. 도전막(10)과 배리어 금속막(9)의 상부표면은 에치백 또는 화학적 기계적 연마로 평탄화된다. 도전막(10)과 배리어 금속막(9)은 에치백의 에칭속도 또는 화학적 기계적 연마의 연마속도가 거의 동일하다.The barrier metal film 9 is formed on the inner wall of the connection hole. The conductive film 10 is formed on the barrier metal film 9 to fill the connection holes. The upper surfaces of the conductive film 10 and the barrier metal film 9 are planarized by etch back or chemical mechanical polishing. The conductive film 10 and the barrier metal film 9 have almost the same etching rate for etching back or polishing rate for chemical mechanical polishing.
Description
본 발명은 접속홀을 경유하여 상부배선과 하부배선이 연결된 다층배선구조의 반도체 장치와 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a multilayer wiring structure in which upper and lower wirings are connected via a connection hole, and a method of manufacturing the same.
반도체 장치의 동작속도는 배선저항(R)과 배선간 기생커패시턴스(C)의 곱(RC; 시정수)이 증가함에 따라 감소한다. 따라서, 반도체 장치의 동작속도를 개선하기 위해서는 배선간 기생커패시턴스를 감소시키는 것이 중요하다. 이러한 관점에서, 배선간의 비유전율이 작은 SOG(spin on glass)막을 형성하는 수법이 널리 사용되어 왔다.The operating speed of the semiconductor device decreases as the product RC (time constant) of the wiring resistance R and the parasitic capacitance C between the wirings increases. Therefore, in order to improve the operation speed of the semiconductor device, it is important to reduce the parasitic capacitance between wirings. In view of this, a method of forming a spin on glass (SOG) film having a small dielectric constant between wirings has been widely used.
한편, 무경계 배선구조가 최근 보편적으로 되었는데, 그 방식에서는 장치를 축소하기 위해서 홀의 직경을 금속배선폭과 일치시킨다.On the other hand, borderless wiring structures have become commonplace in recent years, in which the diameter of the holes is matched with the metal wiring width in order to reduce the device.
이하, 층간절연막으로서 SOG막이 사용되는 종래의 무경계 배선형 반도체 장치 제조 방법을 설명한다. 먼저 도 7부터 도 9를 참조하여, 스루홀 내의 배리어 금속막이 비교적 두껍게 되는 제조방법을 설명한다.Hereinafter, a conventional borderless wiring type semiconductor device manufacturing method in which an SOG film is used as the interlayer insulating film will be described. First, referring to FIGS. 7 to 9, a manufacturing method in which the barrier metal film in the through hole becomes relatively thick will be described.
도 7에 도시한 바와 같이, 하부배선을 형성하는 구조는 다음과 같이 제작될 수 있다. 첫째, 표면에 실리콘 산화막이 500nm의 두께로 형성되어 있는 기판 위에 순차적인 스퍼터링을 이용하여 TiN막(32)(두께:50nm), Al-Cu막(33)(두께:600nm) , TiN/Ti막(34)(두께:50/30nm)을 형성하고, 그 표면은 소정의 형태로 패터닝한다. 전체 표면에 플라즈마 CVD에 의해 50nm 두께의 실리콘 산화막(35)을 형성한 후 SOG막(36)을 도포한다.As shown in FIG. 7, the structure forming the lower wiring may be manufactured as follows. First, the TiN film 32 (thickness: 50 nm), Al-Cu film 33 (thickness: 600 nm), and TiN / Ti film were formed by sequential sputtering on a substrate having a silicon oxide film having a thickness of 500 nm on the surface thereof. (34) (thickness: 50/30 nm) is formed, and the surface is patterned in a predetermined form. After the silicon oxide film 35 having a thickness of 50 nm is formed on the entire surface by plasma CVD, the SOG film 36 is applied.
SOG막(36)의 두께는 평탄화된 부분에서는 400nm가 된다. SOG막이 도포된 후 기판은 가열판(hot plate) 위에서 150℃, 200℃, 350℃의 순서로 열처리 된다. 모든 열처리는 1분 동안 진행된다. 그리고 나서 기판은 질소 분위기하에서 60분동안 400℃에서 가열된다.The thickness of the SOG film 36 is 400 nm in the planarized portion. After the SOG film is applied, the substrate is heat-treated in the order of 150 ° C., 200 ° C., and 350 ° C. on a hot plate. All heat treatments are carried out for 1 minute. The substrate is then heated at 400 ° C. for 60 minutes under a nitrogen atmosphere.
그리고 나서, 전체 표면 위에 플라즈마 CVD에 의해서 실리콘 산화막(37)(두께: 1800nm)이 형성되고, 그 표면은 화학적 기계적 연마(CMP)에 의해 평탄화된다. 평탄화가 끝나면, 도 7(a)에서 보는 바와 같이, TiN/Ti막(34) 위에는 700nm 두께의 층간절연막이 남게 된다.Then, a silicon oxide film 37 (thickness: 1800 nm) is formed on the entire surface by plasma CVD, and the surface is planarized by chemical mechanical polishing (CMP). After the planarization is finished, as shown in FIG. 7A, an interlayer insulating film having a thickness of 700 nm is left on the TiN / Ti film 34.
그리고 나서 소정의 영역에 개구를 갖는 포토레지스트(도시하지 않음)를 형성하고, 고밀도의 플라즈마 에칭을 이용하여 하부 배선에 연결되는 스루홀(38)을 형성한다. 그리고 나서, 산소 플라즈마로 애싱(ashing)한 후 아민(amine)베이스의 에칭용액으로 기판을 습식에칭한다. 스루홀(38)의 직경은 하부배선막의 폭과 동일하게 되고, 즉 소위 말하는 무경계 배선구조가 형성된다(도 7(b)). 이 도면은 스루홀(38)을 형성하는 동안 미스얼라인먼트(misalignment)가 발생한 형태를 나타낸다. 홀을 형성하는 과정에서 층간절연막이 잔존하는 것을 피하기 위해서 기판을 과도하게 에칭하면, 비어홀과 금속부분 사이에 미스얼라인먼트가 발생한 영역에 있는 홀 내부의 하부배선 금속막 측벽의 SOG막(36)이 에칭되어 그 영역에 슬릿이 생기게 된다 (도 7(b)).Then, a photoresist (not shown) having an opening in a predetermined region is formed, and a through hole 38 connected to the lower wiring is formed by using a high density plasma etching. Then, the substrate is wet-etched with an amine-based etching solution after ashing with an oxygen plasma. The diameter of the through hole 38 is equal to the width of the lower wiring film, that is, a so-called borderless wiring structure is formed (Fig. 7 (b)). This figure shows a form in which misalignment occurs during the formation of the through hole 38. If the substrate is excessively etched to avoid remaining of the interlayer insulating film during the formation of the hole, the SOG film 36 on the sidewall of the lower wiring metal film inside the hole in the region where misalignment has occurred between the via hole and the metal part is etched. This results in slits in the area (Fig. 7 (b)).
그 후, TiN으로 구성된 배리어 금속막(39)이 150℃에서 80nm의 두께로 증착된다(도 8(c)). 그 후, 전체 표면에 텅스텐으로 구성된 도전막(40)이 450℃에서 CVD에 의해 500nm의 두께로 증착된다(도 8(d)).Thereafter, a barrier metal film 39 made of TiN is deposited at a thickness of 80 nm at 150 ° C (Fig. 8 (c)). Thereafter, a conductive film 40 composed of tungsten on the entire surface is deposited to a thickness of 500 nm by CVD at 450 ° C (Fig. 8 (d)).
그 후, 표면은 CMP(도 8(e))에 의해 평탄화가 되는데, 텅스텐으로 구성된 도전막(40)보다 TiN으로 구성된 배리어 금속막(39)의 CMP 연마속도가 현저하게 낮아 접속홀 주위에 배리어 금속막(39)이 남게 된다. 그 후, 그 표면에는 순차적인 스퍼터링에 의해 TiN막(41)(두께:50nm), Al-Cu막(42)(두께:600nm), TiN/Ti막(43)(두께:50/30nm)이 형성된다(도 9(f)). 표면은 패터닝되어 상부배선을 형성한다. 따라서 이층배선구조의 반도체 장치가 제작될 수 있다(도 9(g)).Thereafter, the surface is planarized by CMP (Fig. 8 (e)), and the CMP polishing rate of the barrier metal film 39 made of TiN is significantly lower than that of the conductive film 40 made of tungsten. The metal film 39 remains. After that, the TiN film 41 (thickness: 50 nm), the Al-Cu film 42 (thickness: 600 nm), and the TiN / Ti film 43 (thickness: 50/30 nm) were formed on the surface by sequential sputtering. It is formed (Fig. 9 (f)). The surface is patterned to form the top wiring. Therefore, a semiconductor device having a two-layer wiring structure can be manufactured (Fig. 9 (g)).
그러나, 상술한 방법에서는 연마속도가 TiN에서 보다 W에서 상당히 높기 때문에 도 8(e)에서와 같이 평탄화 과정이 끝날 때 두꺼운 TiN막(39)이 비어홀 주변에 남게 된다. 그러므로, 비어홀 주변의 잔존 TiN막(39)은 TiN막(39)과 상부배선 사이의 에칭속도의 상당한 차이로 인해 상부배선 형성 단계에서 다양한 문제를 유발할 수 있다; 예를 들면, 도 9(g)에 나타낸 바와 같이 상부배선이 순(順)테이퍼 (normally tapered) 형상으로 되거나 배리어 금속막의 에칭 잔존물로 인하여 다층배선구조가 충분히 평탄화되지 않는 문제가 발생한다.However, in the above-described method, since the polishing rate is considerably higher at W than at TiN, the thick TiN film 39 remains around the via hole at the end of the planarization process as shown in FIG. Therefore, the remaining TiN film 39 around the via hole may cause various problems in the upper wiring forming step due to the significant difference in the etching rate between the TiN film 39 and the upper wiring; For example, as shown in Fig. 9G, there is a problem that the upper wiring becomes a normally tapered shape or the multilayer wiring structure is not sufficiently flattened due to the etching residue of the barrier metal film.
비어홀 주변의 TiN막(39)을 완전히 제거하도록 하면, TiN막(39)에 대한 연마가 끝나기 전에 텅스텐막(40)이 과도하게 연마되어 오목한 형상으로 된다. 그러한 오목 형태로 인해 국소저항 증가 및 일렉트로 마이그레이션(electromigration)에 의한 장치의 신뢰성 감소와 같은 다양한 문제들이 야기될 수 있다.When the TiN film 39 around the via hole is completely removed, the tungsten film 40 is excessively polished to become concave before the polishing of the TiN film 39 is finished. Such concave shape can cause various problems such as increased local resistance and reduced device reliability due to electromigration.
더 나아가, 스루홀 내부의 두꺼운 배리어 금속막(39)은 홀 내부의 저항을 증가시킨다.Furthermore, the thick barrier metal film 39 inside the through hole increases the resistance inside the hole.
상술한 바와 같이, 두꺼운 배리어 금속막(39)은 충분히 제어되지 못한 평탄화를 야기시킬 수 있는데, 그로 인해 다음과 같은 문제들이 발생한다. 다음은, 도 10과 도 11을 참조하여 얇은 배리어 금속막(39)을 이용한 종래의 반도체 장치 제조방법을 설명한다.As described above, the thick barrier metal film 39 may cause uncontrolled planarization, resulting in the following problems. Next, a conventional semiconductor device manufacturing method using the thin barrier metal film 39 will be described with reference to FIGS. 10 and 11.
도 10(a)와 (b)에서의 단계들은 도 7에서 도시한 종래기술과 마찬가지로 수행된다. 그 후, TiN으로 구성된 배리어 금속막(39)이 스퍼터링에 의해 150℃에서 30nm의 두께로 증착되는데(도 10(c)), 그 과정이 진행되는 동안에 홀내부의 하부배선 금속막의 측벽에는 배리어 금속막(39)이 증착되지 않아, SOG막이 노출된다.The steps in FIGS. 10 (a) and 10 (b) are performed similarly to the prior art shown in FIG. Thereafter, a barrier metal film 39 composed of TiN is deposited to a thickness of 30 nm at 150 ° C. by sputtering (FIG. 10 (c)), while the barrier metal is formed on the sidewall of the lower wiring metal film inside the hole during the process. The film 39 is not deposited, so that the SOG film is exposed.
그 후, 전체 표면에는 텅스텐으로 구성된 도전막(40)이 CVD에 의해 450℃에서 500nm의 두께로 증착된다(도 11). 평탄화 및 상부배선을 형성하는 단계가 상술한 바와 같이 수행되어 반도체 장치를 완성한다.Thereafter, a conductive film 40 made of tungsten is deposited on the entire surface to a thickness of 500 nm at 450 占 폚 by CVD (Fig. 11). The planarization and forming the upper wiring are performed as described above to complete the semiconductor device.
그러나, 이 제조방법의 경우에는, 상술한 바와 같이 무경계 배선구조의 슬릿이 충분히 매립되지 못한다. 따라서, 그 슬릿에서는 텅스텐막의 CVD성장에 사용되는 텅스텐 불화물(WF6)의 불소 원자들이 도전막과 기초 금속면 사이의 계면에서 티타늄 또는 알루미늄과 반응을 할 수도 있다는 문제가 있었다. 또한, 층간절연막으로서 SOG막을 사용하고 있으므로, 도전막을 매립하는 단계에서 SOG막으로부터 발생한 가스로 인해 도 11에서와 같이 홀 내부에 공극이 발생할 수도 있게 되고, 그로 인해 도전막을 충분히 매립하지 못하게 된다. 그러한 가스발생은 SOG막이 노출되어 있는 슬릿에서 뿐만 아니라, TiN으로 구성된 배리어 금속막이 더 얇은 영역에서도 발생할 수 있는데, 이것은 TiN막 단독으로는 충분히 효과적으로 SOG막에서 가스가 발생하는 것을 막지 못하기 때문이다. 도전막이 불충분하게 매립되는 문제는 많은 양의 가스를 발생시키는 유기 SOG막 또는 HSQ막이 사용되었을 때 더욱 심각하게 된다.However, in this manufacturing method, as described above, the slit of the borderless wiring structure is not sufficiently embedded. Therefore, the slit has a problem that fluorine atoms of tungsten fluoride (WF 6 ) used for CVD growth of a tungsten film may react with titanium or aluminum at the interface between the conductive film and the base metal surface. In addition, since the SOG film is used as the interlayer insulating film, the gas generated from the SOG film in the step of embedding the conductive film may cause voids in the hole as shown in FIG. 11, thereby preventing the conductive film from being sufficiently embedded. Such gas generation can occur not only in the slit in which the SOG film is exposed, but also in the thinner region of the barrier metal film made of TiN, because the TiN film alone does not sufficiently prevent gas generation in the SOG film. The problem that the conductive film is insufficiently embedded becomes more serious when an organic SOG film or HSQ film that generates a large amount of gas is used.
위에서 설명한 바와 같이, 종래의 기술에서는 TiN막이 두꺼우면, 순테이퍼 (normally tapered) 형상의 상부배선, 에칭 잔존물의 발생 및 홀저항의 증가 같은 것들이 문제가 되어 왔다.As described above, in the conventional art, when the TiN film is thick, problems such as a normally tapered upper wiring, generation of etching residues, and increase in hole resistance have been problematic.
다른 한 편으로는, 얇은 TiN막이 형성되면 슬릿에 대한 불충분한 커버리지및/또는 TiN막 그 자체의 불량한 가스 배리어 특성에 기인하여 도전막에 공극이 발생하는 것들이 문제가 되어 왔다. 본 발명의 목적은 상기의 문제들을 해결하는 것으로, 특히 상부배선과 하부배선이 접속홀을 통해 서로 접속된 다층배선구조를 갖는 반도체 장치에서 다층배선구조의 평탄성을 개선하고 접속홀 내부의 도전막의 매립 특성을 개선하는 것이다.On the other hand, there has been a problem that when a thin TiN film is formed, voids occur in the conductive film due to insufficient coverage for the slit and / or poor gas barrier properties of the TiN film itself. SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems, in particular, in a semiconductor device having a multilayer wiring structure in which upper and lower wirings are connected to each other through a connection hole, to improve flatness of the multilayer wiring structure and to embed the conductive film inside the connection hole. To improve the characteristics.
도 1은 본 발명에 따른 반도체 장치의 단면도.1 is a cross-sectional view of a semiconductor device according to the present invention.
도 2는 본 발명에 따른 반도체 장치를 제조하는 방법의 첫 번째 공정 단면도.2 is a first process cross sectional view of a method of manufacturing a semiconductor device according to the present invention;
도 3은 본 발명에 따른 반도체 장치를 제조하는 방법의 두 번째 공정 단면도.3 is a second process cross sectional view of a method of manufacturing a semiconductor device according to the present invention;
도 4는 본 발명에 따른 반도체 장치를 제조하는 방법의 마지막 공정 단면도.4 is a final process cross-sectional view of a method of manufacturing a semiconductor device in accordance with the present invention.
도 5는 본 발명에 따른 반도체 장치를 제조하는 방법의 또다른 공정 단면도.5 is another cross-sectional view of a method of manufacturing a semiconductor device in accordance with the present invention.
도 6은 본 발명에 따른 반도체 장치를 제조하는 방법의 또다른 공정 단면도.6 is another cross-sectional view of a method of manufacturing a semiconductor device in accordance with the present invention.
도 7은 종래의 기술에 따라 반도체 장치를 제조하는 방법의 첫 번째 공정 단면도.7 is a first process cross-sectional view of a method of manufacturing a semiconductor device in accordance with the prior art.
도 8은 종래의 기술에 따라 반도체 장치를 제조하는 방법의 두 번째 공정 단면도.8 is a second process cross sectional view of a method of manufacturing a semiconductor device in accordance with the prior art;
도 9는 종래의 기술에 따라 반도체 장치를 제조하는 방법의 마지막 공정 단면도.9 is a final process cross-sectional view of a method of manufacturing a semiconductor device in accordance with the prior art.
도 10은 종래의 기술에 따라 반도체 장치를 제조하는 방법의 또 다른 공정의단면도.10 is a cross-sectional view of another process of a method of manufacturing a semiconductor device in accordance with the prior art.
도 11은 종래의 기술에 따라 반도체 장치를 제조하는 방법의 또다른 공정 단면도.11 is another cross sectional view of a method of manufacturing a semiconductor device in accordance with the prior art;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1, 31: 실리콘 기판 2, 11, 32, 41: TiN막1, 31: silicon substrate 2, 11, 32, 41: TiN film
3, 12, 33, 42: Al-Cu막 4, 13, 34, 43: TiN/Ti막3, 12, 33, 42: Al-Cu film 4, 13, 34, 43: TiN / Ti film
5, 35: 실리콘 산화막 6: HSQ막5, 35: silicon oxide film 6: HSQ film
7: 층간절연막 8, 38: 스루홀7: interlayer insulating film 8, 38: through hole
9, 14, 39: 배리어 금속막 10, 15, 40: 도전막9, 14, 39: barrier metal film 10, 15, 40: conductive film
36: SOG막36: SOG film
본 발명은,The present invention,
반도체 기판;Semiconductor substrates;
상기 반도체 기판 상의 하부배선;Lower interconnections on the semiconductor substrate;
상기 하부배선을 매립하도록 형성되고 그 하부배선에 도달하는 접속홀을 갖는 층간절연막;An interlayer insulating film formed to fill the lower interconnection and having a connection hole reaching the lower interconnection;
상기 접속홀 내벽에 형성된 배리어 금속막;A barrier metal film formed on the inner wall of the connection hole;
상기 접속홀을 매립하도록 배리어 금속막 위에 형성된 도전막; 및A conductive film formed on the barrier metal film to fill the connection hole; And
상기 도전막에 접속하고 소정의 형상으로 패터닝된 상부배선을 구비하며, 상기 도전막과 상기 배리어 금속막의 상부 표면은 에치백 또는 화학적 기계적 연마에 의해 평탄화되고,An upper wiring connected to the conductive film and patterned into a predetermined shape, wherein the upper surfaces of the conductive film and the barrier metal film are planarized by etch back or chemical mechanical polishing,
상기 에치백에 의한 에칭속도와 상기 화학적 기계적 연마에 의한 연마속도가 상기 도전막과 상기 배리어 금속막에서 거의 동일한 것을 특징으로 하는 반도체 장치를 제공한다.The semiconductor device is characterized in that the etching rate by the etch back and the polishing rate by the chemical mechanical polishing are substantially the same in the conductive film and the barrier metal film.
본 발명의 반도체 장치에서 배리어 금속막의 에칭속도나 연마속도는 도전막의 경우와 거의 동일하기 때문에, 도전막 형성 이후 평탄화 공정이 끝나면, 접속홀 주변에 배리어 금속막이 남지 않게되어, 평탄성이 양호한 구조가 만들어질 수 있다. 특히, 순테이퍼(normally tapered)형상의 상부배선 및 배리어 금속막의 에칭 또는 연마 잔존물로 인해 평탄성이 불량한 다층배선구조와 같은 문제들을 해결할 수 있다.Since the etching rate and polishing rate of the barrier metal film in the semiconductor device of the present invention are almost the same as in the case of the conductive film, when the planarization process is completed after the formation of the conductive film, the barrier metal film is not left around the connection hole, so that a good flatness structure is formed. Can lose. In particular, problems such as a multilayer wiring structure having poor flatness due to the normally tapered upper wiring and the etching or polishing residue of the barrier metal film can be solved.
이 반도체 장치에서는 배리어 금속막을 비교적 더 두껍게 하면서 배리어 금속막의 에칭 또는 연마 잔존물을 효과적으로 차단할 수 있다. 따라서, 접속홀 내부 커버리지가 향상될 수 있고 접속홀 내부의 공극발생을 막을 수 있다. 특히, 무경계 배선구조에서는 슬릿이 적당히 커버되어 상기의 공극발생을 효과적으로 방지할 수 있다.In this semiconductor device, the barrier metal film can be made relatively thick while effectively blocking the etching or polishing residues of the barrier metal film. Therefore, the coverage inside the connection hole can be improved and the generation of voids inside the connection hole can be prevented. In particular, in the borderless wiring structure, the slit is appropriately covered to effectively prevent the occurrence of voids.
상기 반도체 장치에서 상부배선은 에칭으로 패터닝될 수 있고, 그 과정에서 상부배선의 에칭속도는 배리어 금속막의 경우와 거의 동일하다.In the semiconductor device, the upper wiring can be patterned by etching, and in the process, the etching rate of the upper wiring is almost the same as in the case of the barrier metal film.
그러한 접근방법을 통하여 상부배선과 배리어 금속막의 에칭속도의 차이로 인한 문제들, 즉 순테이퍼(normally tapered)형상의 상부배선과 배리어 금속막의 에칭 또는 연마 잔존물로 인해 평탄성이 불량한 다층배선구조와 같은 문제들을 더욱 효과적으로 방지할 수 있다.Through such an approach, problems due to differences in the etching rates of the upper wiring and the barrier metal film, that is, problems such as a multilayer wiring structure having poor flatness due to etching or polishing residues of the normally tapered upper wiring and the barrier metal film Can be more effectively prevented.
본 발명은 또한,The present invention also provides
(A) 반도체 기판 위에 하부배선을 형성하는 단계,(A) forming a lower wiring on the semiconductor substrate,
(B) 상기 하부배선을 매립하도록 전체 표면 위에 층간절연막을 형성하는 단계,(B) forming an interlayer insulating film over the entire surface to fill the lower wiring,
(C) 상기 층간절연막의 소정의 영역에 상기 하부배선에 도달하는 접속홀을 형성하는 단계,(C) forming a connection hole reaching the lower wiring in a predetermined region of the interlayer insulating film,
(D) 상기 접속홀의 내벽에 배리어 금속막을 형성하는 단계,(D) forming a barrier metal film on the inner wall of the connection hole,
(E) 상기 배리어 금속막 위에 상기 접속홀을 매립하도록 기판 전체표면에 제 1 도전막을 형성하는 단계,(E) forming a first conductive film on the entire surface of the substrate to fill the connection hole on the barrier metal film;
(F) 에치백 또는 화학적 기계적 연마에 의해 상기 접속홀의 외부에 형성된 상기 제 1 도전막과 상기 배리어 금속막을 제거하여 기판 표면을 평탄화하는 단계,(F) planarizing the surface of the substrate by removing the first conductive film and the barrier metal film formed outside the connection hole by etch back or chemical mechanical polishing;
(G) 전체 기판 표면에 상기 제 1 도전막과 접속되는 제 2 도전막을 형성하는 단계, 및(G) forming a second conductive film connected to the first conductive film on the entire substrate surface, and
(H) 에칭에 의해 상기 제 2 도전막을 패터닝하여 상부배선을 형성하는 단계를 구비하고,(H) patterning the second conductive film by etching to form an upper wiring,
상기 제 1 도전막과 상기 배리어 금속막은 (F)단계에서의 에칭 또는 연마속도가 거의 동일한 것을 특징으로 하는 반도체 장치의 제조 방법을 제시한다.The first conductive film and the barrier metal film have a method of manufacturing a semiconductor device, characterized in that the etching or polishing rate in step (F) is almost the same.
본 발명에 따른 반도체 장치 제조 방법의 단계(F)에서 배리어 금속막과 제1 도전막의 재료는 두 막의 에칭 또는 연마속도가 거의 동일하도록 선택된다. 따라서, 단계(F)에서의 평탄화 절차를 거친 후 접속홀 주위에는 배리어 금속막이 남지 않게 된다. 그러므로, 상부배선 아래에는 배리어 금속막 잔존물이 남지 않게 되어, 단계(H)에서 상부배선이 순테이퍼(normally tapered) 형상으로 되는 문제는 해결될 수 있다. 반면, 종래의 기술에 따르면, 잔존하는 배리어 금속막과 도전막은 패터닝하는 과정에서 동시에 에칭되어 순테이퍼(normally tapered) 형상을 하게 된다.In step F of the method of manufacturing a semiconductor device according to the present invention, the material of the barrier metal film and the first conductive film is selected such that the etching or polishing rates of the two films are almost the same. Therefore, the barrier metal film does not remain around the connection hole after the planarization procedure in step (F). Therefore, the barrier metal film residues do not remain under the upper wiring, so that the problem that the upper wiring becomes a tapered shape in step H can be solved. On the other hand, according to the related art, the remaining barrier metal film and the conductive film are etched at the same time in the process of patterning to form a tapered shape normally.
본 발명에 따른 방식에서는 배리어 금속막에 에칭 또는 연마 잔존물이 발생하는 것을 막고, 제 2 도전층이 단계(G)의 평탄막처럼 형성되어 단차 없이 평탄성이 양호한 다층구조의 반도체 장치를 제공한다.In the method according to the present invention, the etching or polishing residues are prevented from occurring in the barrier metal film, and the second conductive layer is formed like the flat film of step (G) to provide a semiconductor device having a good flatness without a step.
본 발명에 따른 반도체 장치 제조 방법에서는, 단계(D)에서 비교적 두꺼운 배리어 금속막이 형성되어, 무경계 배선구조에서 가스 배리어 특성을 개선하고 슬릿의 적절한 커버리지가 이루어지도록 할 수 있다. 그러므로, 도전막에서의 공극 발생과 같은 문제들은 양호하게 해결될 수 있다.In the semiconductor device manufacturing method according to the present invention, a relatively thick barrier metal film may be formed in step (D) to improve gas barrier properties and achieve proper coverage of the slits in a borderless wiring structure. Therefore, problems such as generation of voids in the conductive film can be solved well.
이 발명에서는, 단계(H)에서 거의 동일한 에칭속도를 보이는 재료가 배리어 금속막과 제 2 도전막에 사용되어, 상부배선을 형성하는 단계에서 상기의 문제들을 보다 효과적으로 차단한다, 특히, 본 발명의 방식으로 순테이퍼(normally tapered) 형상의 상부배선 및 배리어 금속막의 에칭 또는 연마 잔존물로 인해 평탄성이 불량한 다층배선구조같은 문제들을 더욱 효과적으로 해결할 수 있다.In this invention, a material having almost the same etching rate in step (H) is used for the barrier metal film and the second conductive film to more effectively block the above problems in the step of forming the upper wiring, in particular, of the present invention. In this way, problems such as a multilayered structure having poor flatness due to the normally tapered upper wiring and the etching or polishing residue of the barrier metal film can be more effectively solved.
본 발명은 도전막을 평탄화한 후 접속홀 주변의 배리어 금속막 잔존물을 제거하여 상부배선의 불규칙한 형상 또는 에칭 잔존물을 방지하고 접속홀 내부의 매립특성을 개선할 수 있다. 그 효과는 층간절연막이 SOG막일 경우 더욱 현저하게 된다.According to the present invention, after the planarization of the conductive film, the barrier metal film residues around the connection holes may be removed to prevent irregular shapes or etching residues of the upper wirings and to improve the buried characteristics inside the connection holes. The effect is even more pronounced when the interlayer insulating film is an SOG film.
SOG막은 기생커패시턴스를 감소시켜 반도체 장치의 동작속도를 향상시키는데 효과적이지만, 매립단계에서 종종 가스가 발생되는 문제를 유발하여 도전막에 공극을 발생시킨다. 본 발명에서는, 배리어 금속막과 도전막의 에칭 또는 연마속도가 거의 동일하다. 그 결과, 에칭 또는 연마 잔존물이 적절히 억제되므로 배리어 금속막을 비교적 두껍게 하는 것이 가능하다. 이를 통하여 무경계 배선구조에서 가스 배리어 특성이 개선되고 슬릿의 적절한 커버리지가 이루어질 수 있다. 따라서, SOG막이 사용되었을 때 도전막의 공극 문제는 효과적으로 감소될 수 있다.The SOG film is effective in improving the operation speed of the semiconductor device by reducing parasitic capacitance, but causes a problem in that gas is often generated in the buried phase, thereby generating voids in the conductive film. In the present invention, the etching or polishing rates of the barrier metal film and the conductive film are almost the same. As a result, since the etching or polishing residues are appropriately suppressed, it is possible to make the barrier metal film relatively thick. This improves the gas barrier properties in the borderless interconnection structure and enables proper coverage of the slits. Therefore, the gap problem of the conductive film can be effectively reduced when the SOG film is used.
본 발명에서는 어떠한 형태의 SOG막도 사용될 수 있다; 예를 들면 무기SOG막, 유기SOG막 및 HSG(Hydrogen Silisesquioxane)막이 사용될 수 있다. 유전율과 가스발생성 등의 특성들의 균형을 고려하면, HSQ막과 유기SOG막이 바람직하다.Any type of SOG film can be used in the present invention; For example, an inorganic SOG film, an organic SOG film, and a HSG (Hydrogen Silisesquioxane) film may be used. Considering the balance of characteristics such as dielectric constant and gas generation, an HSQ film and an organic SOG film are preferable.
HSQ막은 화학식(1)과 같은 구조를 갖는데, 그 비유전율은 3.0이다;The HSQ film has a structure as in formula (1), with a relative dielectric constant of 3.0;
다른 한편으로는, 유기SOG막은 메틸(CH3-)등의 유기기가 실리콘 산화물에 결합한 구조를 갖는다. 유기SOG막의 비유전율은 유기성분 함유율이 증가함에 따라 감소한다; 대략 2.7 정도가 될 수 있다.On the other hand, the organic SOG film has a structure in which an organic group such as methyl (CH 3- ) is bonded to the silicon oxide. The dielectric constant of the organic SOG film decreases with increasing organic component content; It can be about 2.7 degrees.
SOG막의 도포 이후의 열처리는 일반적으로 불활성 기체의 분위기하에서 행해지지만, HSQ막이 SOG막으로 사용되었을 때는 산소와 수분을 제거한 분위기하에서 행해질 수도 있다. '산소와 수분을 제거한 분위기'라는 것은, 예를 들면 미리대기를 진공화하여 대기중의 산소와 수분이 실질적으로 완전히 제거된 것을 의미한다. 예를 들면, 이러한 상태는 약 10-8atm 정도의 고진공을 통하여 실현될 수 있다. 산소와 수분을 제거한 분위기하에서의 열처리는 나중의 비어홀 형성시 SOG막의 에칭속도를 감소시켜서 금속배선 측면에 슬릿이 형성되는 것을 방지한다. 열처리는 350℃에서 500℃ 사이에 하는 것이 바람직하다. 500℃를 초과하는 온도에서는 Si와 H 사이의 화학적 결합이 절단되어 HSQ막의 유전율이 증가된다. 350℃ 미만의 온도에서는 SOG막 위에 형성된 절연막에 크랙을 유발시킨다. 상기에서 설명한 바와 같이 산소와 수분이 제거된 분위기하에서 기판을 열처리하면, 소정의 압력으로 불활성 기체를 도입하여 더욱 가열될 수도 있다.The heat treatment after application of the SOG film is generally carried out in an atmosphere of inert gas, but when the HSQ film is used as an SOG film, it may be performed in an atmosphere in which oxygen and moisture are removed. The term "atmosphere from which oxygen and water have been removed" means, for example, that the atmosphere and oxygen in the atmosphere are substantially completely removed by evacuating the atmosphere in advance. For example, this condition can be realized through high vacuum at about 10 -8 atm. Heat treatment in an atmosphere where oxygen and moisture are removed reduces the etching rate of the SOG film during the later via hole formation, thereby preventing the formation of slits on the side of the metal wiring. It is preferable to perform heat processing between 350 degreeC and 500 degreeC. At temperatures above 500 ° C., the chemical bonds between Si and H are broken to increase the dielectric constant of the HSQ film. At temperatures below 350 ° C, cracks are caused in the insulating film formed on the SOG film. As described above, when the substrate is heat-treated in an atmosphere from which oxygen and moisture are removed, an inert gas may be introduced at a predetermined pressure to further heat the substrate.
본 발명에서는, 접속홀의 직경을 하부배선폭과 거의 동일하게 함으로써 장치를 소형화할 수 있다(소위, 무경계 배선구조).In the present invention, the device can be miniaturized by making the diameter of the connection hole almost equal to the lower wiring width (so-called borderless wiring structure).
본 발명에서는 가스 배리어 특성을 개선하기 위하여 배리어 금속막을 비교적 두껍게 할 수 있다. 따라서 본 발명의 효과는 배선구조가 상기에서 설명된 바와 같이 무경계이고 층간절연막으로서 SOG막이 사용되었을 때 더욱 현저해진다.In the present invention, the barrier metal film can be made relatively thick to improve the gas barrier properties. Therefore, the effect of the present invention becomes more remarkable when the wiring structure is borderless as described above and the SOG film is used as the interlayer insulating film.
도 1은 본 발명에 따른 반도체 장치의 바람직한 실시예를 보여준다. 이 반도체 장치에서 SOG막(6)과 실리콘 산화막으로 구성된 층간절연막(7)은 반도체 기판(1) 상에 형성된다. 층간절연막은 접속홀을 갖게 되는데, 그 내벽에는 배리어 금속막(9)이 형성된다. 배리어 금속막(9) 위에는 도전막(10)이 형성되어 접속홀을 매립한다. 도전막(10) 위에는 도전막(10)과 연결되는 소정의 형상의 상부배선(20)이 형성된다.1 shows a preferred embodiment of a semiconductor device according to the present invention. In this semiconductor device, an interlayer insulating film 7 composed of an SOG film 6 and a silicon oxide film is formed on the semiconductor substrate 1. The interlayer insulating film has connection holes, and a barrier metal film 9 is formed on the inner wall thereof. A conductive film 10 is formed on the barrier metal film 9 to fill the connection holes. The upper wiring 20 having a predetermined shape connected to the conductive film 10 is formed on the conductive film 10.
본 반도체 장치에서, 도전막(10)과 배리어 금속막(9)의 상부표면은 에치백 또는 화학적 기계적 연마에 의해 평탄화된다. 또한, 도전막(10)과 배리어 금속막(9)은 에치백에 의한 에칭속도 또는 화학적 기계적 연마에 의한 연마속도가 거의 동일하다. 또한, 상부배선(20)이 에칭에 의해 패터닝되고 상부배선(20)과 배리어 금속막(9)의 에칭속도는 거의 동일하다.In the present semiconductor device, the upper surfaces of the conductive film 10 and the barrier metal film 9 are planarized by etch back or chemical mechanical polishing. In addition, the conductive film 10 and the barrier metal film 9 have almost the same etching rate by etch back or polishing rate by chemical mechanical polishing. In addition, the upper wiring 20 is patterned by etching, and the etching rates of the upper wiring 20 and the barrier metal film 9 are almost the same.
이 반도체 장치에서 도전막(10)과 배리어 금속막(9)은 거의 동일한 속도로 에칭되거나 연마된다. 따라서 배리어 금속막(9)은 접속홀 주위의 층간절연막(7) 위에 잔류하지 않게 되어, 하부배선의 평탄성을 향상시킨다. 상부배선(20)과 배리어 금속막(9)의 에칭속도가 거의 동일하기 때문에, 배리어 금속막(9)의 에칭 잔존물이 방지될 수 있어 평탄성이 양호한 다층구조가 된다.In this semiconductor device, the conductive film 10 and the barrier metal film 9 are etched or polished at almost the same speed. Therefore, the barrier metal film 9 does not remain on the interlayer insulating film 7 around the connection hole, thereby improving the flatness of the lower wiring. Since the etching rates of the upper wiring 20 and the barrier metal film 9 are almost the same, etching residues of the barrier metal film 9 can be prevented, resulting in a multilayer structure having good flatness.
표 1은 상기의 조건들을 만족시키는 배리어 금속막, 도전막 및 상부배선의 조합을 나타낸다. 조합번호 1부터 3중 한가지를 택하여 배리어 금속막, 도전막 및 상부배선의 에칭 또는 연마속도를 거의 동일하게 할 수 있다. 조합번호 3에서는 , CMP 연마속도가 구리로 구성된 도전막의 경우와 일치하는 점 그리고 구리가 실리콘 산화막으로 확산되어 가는 것을 막는 능력이 우수하다는 점을 고려하여 WN이 배리어 금속막으로 선택되었다. 표 1에는 평탄화 단계에 이용될 수 있는 절차들도 또한 나타내었다.Table 1 shows a combination of the barrier metal film, the conductive film and the upper wiring that satisfy the above conditions. By selecting one of the combination numbers 1 to 3, the etching or polishing speeds of the barrier metal film, the conductive film and the upper wiring can be made almost the same. In combination No. 3, WN was selected as the barrier metal film in consideration of the fact that the CMP polishing rate was consistent with the case of the conductive film made of copper, and that the copper was prevented from diffusing into the silicon oxide film. Table 1 also shows the procedures that can be used for the planarization step.
이하 특히 도면을 참조하여 본 발명 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings in particular.
실시예 1Example 1
도 2내지 도 4를 참조하여 본 발명에 따른 반도체 장치 제조 방법을 설명한다.A method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. 2 to 4.
도 2에서 보여지는 것처럼 하부배선을 갖는 구조는 다음과 같이 제조되었다. 먼저, 실리콘 산화막(두께: 500nm)이 형성되어 있는 실리콘 기판(1) 위에 스퍼터링에 의해 순차적으로 TiN막(2)(두께: 50nm), Al-Cu막(3)(두께: 600nm) 및 TiN/Ti막 (4)(두께: 50/30nm)이 형성되고, 그 표면은 소정의 형상으로 패터닝되었다. 전체 표면 위에는 플라즈마 CVD에 의해 50nm 두께의 실리콘 산화막(5)이 형성되고, HSQ막(6)이 도포되었다.As shown in FIG. 2, the structure having the lower wiring was manufactured as follows. First, the TiN film 2 (thickness: 50 nm), the Al-Cu film 3 (thickness: 600 nm), and TiN / were sequentially formed by sputtering on the silicon substrate 1 on which the silicon oxide film (thickness: 500 nm) was formed. Ti film 4 (thickness: 50/30 nm) was formed, and the surface thereof was patterned into a predetermined shape. On the entire surface, a 50 nm thick silicon oxide film 5 was formed by plasma CVD, and an HSQ film 6 was applied.
HSQ막(6)의 두께는 평탄부에서 400nm였다. HSQ막을 도포한 후, 기판은 가열판(hot plate) 위에서 순차적으로 150℃, 200℃ 및 350℃로 열처리되었다. 모든 열처리 단계는 1분동안 진행되었다. 그리고 나서 기판은 질소분위기하에서 400℃에서 60분간 열처리되었다.The thickness of the HSQ film 6 was 400 nm in the flat portion. After applying the HSQ film, the substrates were sequentially heat treated at 150 ° C., 200 ° C. and 350 ° C. on a hot plate. All heat treatment steps were performed for 1 minute. The substrate was then heat treated for 60 minutes at 400 ° C. under a nitrogen atmosphere.
그 후, 전체 표면 위에는 실리콘 산화막(두께:1800nm)으로 구성된 층간절연막(7)이 플라즈마 CVD에 의해 형성되었고, 그 표면은 CMP(화학적 기계적 연마)에 의해 평탄화되었다. 평탄화가 끝나면, 도 2(a)에서 도시된 바와 같이, 700nm 두께의 층간절연막이 TiN/Ti막(4) 위에 남았다.Then, an interlayer insulating film 7 composed of a silicon oxide film (thickness: 1800 nm) was formed on the entire surface by plasma CVD, and the surface was planarized by CMP (chemical mechanical polishing). After the planarization was finished, as shown in Fig. 2A, an interlayer insulating film of 700 nm thickness remained on the TiN / Ti film 4.
그 후, 소정의 영역에 개구를 갖는 포토레지스트(도시하지 않음)가 형성되 고, 고밀도 플라즈마 에칭을 이용하여 하부배선과 접속되는 스루홀(8)을 형성하였다. 그 후, 산소 플라즈마로 애싱(ashing)을 한 후, 기판은 아민(amine) 베이스의 에칭용액을 이용하여 습식에칭되었다. 스루홀(8)의 직경은 하부배선막의 폭과 동일하게 되고, 이른바 무경계 배선구조가 형성되었다(도 2(b)). 이 도면은 스루홀 (8)을 형성하는 동안 미스얼라인먼트가 발생하고 하부배선의 측면에 슬릿이 형성되었을 때의 배치를 나타낸다.Thereafter, a photoresist (not shown) having an opening in a predetermined region was formed, and a through hole 8 connected to the lower wiring was formed using high density plasma etching. Thereafter, after ashing with oxygen plasma, the substrate was wet etched using an amine-based etching solution. The diameter of the through hole 8 is equal to the width of the lower wiring film, and a so-called borderless wiring structure is formed (Fig. 2 (b)). This figure shows the arrangement when misalignment occurs and the slits are formed on the side of the lower wiring while the through hole 8 is formed.
그 후, 텅스텐으로 구성된 배리어 금속막(9)은 150℃에서 두께 80nm로 증착되었다(도 2(c)). 배리어 금속막(9)을 증착하는데는, 콜리메이트 스퍼터링 기술이 사용될 수 있다. 그렇게 하여 슬릿에 대한 커버리지를 향상시킬 수 있다.Thereafter, the barrier metal film 9 composed of tungsten was deposited at 150 DEG C with a thickness of 80 nm (Fig. 2 (c)). In depositing the barrier metal film 9, a collimated sputtering technique can be used. Doing so can improve coverage for the slit.
그 후, 전체 표면에 텅스텐으로 구성된 도전막(10)이 450℃에서 CVD에 의해 500nm의 두께로 증착된다(도 3(d)).Thereafter, a conductive film 10 composed of tungsten on the entire surface is deposited to a thickness of 500 nm by CVD at 450 ° C (Fig. 3 (d)).
그 후, 표면은 CMP에 의해 평탄화 되는데, 이 때 배리어 금속막과 도전막이 동일 금속으로 구성되므로 이들의 CMP 연마속도는 거의 동일하다. 기판 표면은 양호하게 평탄화되어, 에칭잔존물, 디싱(dishing), 또는 틈(seams)이 발생하지 않았다(도 3(e)).Thereafter, the surface is planarized by CMP. At this time, since the barrier metal film and the conductive film are made of the same metal, their CMP polishing rates are almost the same. The substrate surface was well planarized so that no etch residue, dishing, or seams occurred (Figure 3 (e)).
그리고 나서, 표면에는 스퍼터링에 의해 순차적으로 TiN막(11)(두께: 50nm), Al-Cu막(12)(두께: 600nm) 및 TiN/Ti막(13)(두께:50/30nm)이 형성되었다(도 4(f)). 그 후, 그 표면을 패터닝하여 상부배선을 형성했다. 이와 같이, 2층 배선구조를 갖는 반도체 장치가 제조되었다(도 4(g)). 기판 표면은 도 3(e)의 단계를 거쳐 적절히 평탄화되었기 때문에, 상부배선은 용이하게 패터닝될 수 있었다. 이렇게 제조된 반도체 장치의 표면은 양호하게 평탄화가 되었다.Then, a TiN film 11 (thickness: 50 nm), an Al-Cu film 12 (thickness: 600 nm), and a TiN / Ti film 13 (thickness: 50/30 nm) are sequentially formed on the surface by sputtering. (FIG. 4 (f)). Thereafter, the surface was patterned to form upper wiring. Thus, a semiconductor device having a two-layer wiring structure was manufactured (Fig. 4 (g)). Since the substrate surface was properly planarized through the steps of FIG. 3 (e), the top wiring could be easily patterned. The surface of the semiconductor device thus manufactured was well planarized.
실시예 2Example 2
본 실시예의 반도체 장치는 표 2에 나열된 재료가 도전막, 배리어 금속막 및 상부배선에 이용된다는 것을 제외하고는, 실시예 1에서 설명된 것처럼 제작된다.The semiconductor device of this embodiment is fabricated as described in Example 1 except that the materials listed in Table 2 are used for the conductive film, the barrier metal film and the upper wiring.
하부배선은 실시예 1에서 설명한 것처럼 형성되고, 그 위에는 HSQ막과 실리콘 산화물로 구성된 층간절연막이 형성된다. 그리고 나서, 스루홀이 형성되고,그 내벽에는 WN으로 구성된 배리어 금속막(14)이 150℃에서 80nm의 두께로 스퍼터링에 의해 증착된다(도 5(a)).The lower wiring is formed as described in Embodiment 1, and an interlayer insulating film made of an HSQ film and silicon oxide is formed thereon. Then, a through hole is formed, and a barrier metal film 14 composed of WN is deposited on the inner wall by sputtering at a thickness of 80 nm at 150 ° C (Fig. 5 (a)).
그리고 나서, 전체 표면에는 Cu로 구성된 도전막(15)가 450℃에서 500nm의 두께로 CVD에 의해 증착된다(도 5(b)).Then, a conductive film 15 made of Cu is deposited on the entire surface by CVD at a thickness of 500 nm at 450 占 폚 (Fig. 5 (b)).
그 표면은 CMP에 의해 평탄화된다. CMP공정에서 과산화수소 등의 산화제가 사용되고, 두 스퍼터링-WN막과 CVD-Cu막은 과산화수소 등의 산화제에 반응을 한다. 그래서, 두 막은 CMP공정에서 더 빠른 연마속도를 나타내고, 그 결과 두 막 사이에는 근소한 속도차가 발생한다. 따라서, 기판 표면은 실시예 1에서와 같이 양호하게 평탄화되어 에칭 잔존물, 디싱(dishing) 또는 틈(seams)이 발생하지 않는다(도 5(c)).The surface is planarized by CMP. In the CMP process, an oxidant such as hydrogen peroxide is used, and both the sputtering-WN film and the CVD-Cu film react with an oxidant such as hydrogen peroxide. Thus, the two films exhibit faster polishing rates in the CMP process, resulting in a slight speed difference between the two films. Thus, the substrate surface is flattened as well as in Example 1 so that no etching residues, dishings or seams occur (Fig. 5 (c)).
그리고 나서, 표면에는 스퍼터링에 의해 순차적으로 WN막(16)(두께:50nm), Al-Cu막(17)(두께:600nm) 및 TiN/Ti막(18)(두께:50/30nm)이 형성되었다(도 6(d)). 그 후, 그 표면은 패터닝되어 상부배선을 형성한다. 따라서 이층 배선구조의 반도체 장치가 제조되었다(도 6(e)). 기판 표면은 도 5(c)의 단계에 따라 적절히 평탄화되었기 때문에, 상부배선은 용이하게 패터닝될 수 있었다. 이렇게 제조된 반도체 장치 표면은 양호하게 평탄화 되었다.Then, the WN film 16 (thickness: 50 nm), the Al-Cu film 17 (thickness: 600 nm), and the TiN / Ti film 18 (thickness: 50/30 nm) are sequentially formed on the surface by sputtering. (FIG. 6 (d)). The surface is then patterned to form top wiring. Thus, a semiconductor device having a two-layer wiring structure was manufactured (Fig. 6 (e)). Since the substrate surface was properly flattened according to the step of FIG. 5C, the upper wiring could be easily patterned. The semiconductor device surface thus produced was well planarized.
이들 실시예에서는 오직 2층구조만이 예시되었지만, 본발명은 물론 다층구조 (즉, 3층 이상)에 적용될수 있다.Although only two layer structures are illustrated in these embodiments, the present invention can of course be applied to a multilayer structure (ie, three or more layers).
본 발명에 따르면 배리어 금속막과 도전막의 에칭 또는 CMP 연마속도가 거의동일하기 때문에, 도전막 형성 이후 평탄화 공정이 완료하면 배리어 금속막이 잔류하지 않게 되고, 그러므로 기판 구조는 양호하게 평탄화될 수 있다. 따라서 순테이퍼(normally tapered) 형상의 상부배선 및 에칭 잔존물과 같은 문제들이 해결될 수 있다. 배리어 금속막이 비교적 두꺼울 수 있기 때문에, 도전막의 공극발생 문제가 해결될 수 있다.According to the present invention, since the etching or CMP polishing rate of the barrier metal film and the conductive film is almost the same, when the planarization process is completed after the conductive film is formed, the barrier metal film does not remain, and therefore the substrate structure can be flattened satisfactorily. Thus, problems such as normally tapered top wiring and etching residues can be solved. Since the barrier metal film can be relatively thick, the problem of void generation of the conductive film can be solved.
본 발명에서는, 상부배선의 에칭속도가 배리어 금속막의 경우와 거의 동일하게 함으로써, 순테이퍼(normally tapered) 형상의 상부배선과 배리어 금속막의 에칭 또는 연마잔존물로 인해 평탄성이 불량한 다층배선구조같은 문제들을 더욱 효과적으로 방지할 수 있다.In the present invention, the etching rate of the upper wiring is almost the same as in the case of the barrier metal film, so that problems such as a multilayer wiring structure having poor flatness due to etching or polishing residues of the normally tapered upper wiring and the barrier metal film are further solved. Can be effectively prevented.
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