MXPA97007283A - Aparato de adaptacion de un modelo o configuracion - Google Patents

Abstract

La presente invención se refiere a un sistema de modulación de valores múltiples, tal como de M bitios/1 símbolo, a un aparato de adaptación de un modelo o configuración que estáarreglado o compuesto por un circuito de detección del número de bitios coincidente, para detectar un número de bitios coincidente entre un símbolo de recepción y la configuración conocida poseída por un receptor dentro de 1 símbolo;un circuito de retardo para retardar un resultado de la detección;y un circuito de adición. Entonces, un número de bitios coincidente entre el 1 símbolo recibido (M bitios) y 1 símbolo (M bitios) del modelo o configuración conocida, es detectado. Este número de bitios es agregado a cada uno de los otros, de modo que cuando una longitud de un modelo o configuración de UW sea de N bitios, el número total de circuitos de adición puede ser reducido a N/M.

Description

APARATO DE ADAPTACIÓN DE UN MODELO O CONFIGURACIÓN Campo de la Invención La presente invención se refiere en general a un aparato de adaptación de modelos o configuraciones de un aparato de comunicación, con el empleo de un método de modulación de valores múltiples. Más específicamente, la presente invención está dirigida a tal aparato de adaptación de un modelo o configuración que aún cuando una longitud de una configuración esté extendida, un número total de circuitos aditivos así como un número total de D-FFs (circuitos basculantes del tipo D) no sean incrementados .

ANTECEDENTES DE LA INVENCIÓN Refiriéndose ahora a los dibujos, se describirá el aparato de adaptación de un modelo o configuración, convencional. La figura 9 es un diagrama de bloques esquemático para representar un arreglo de un aparato de adaptación de un modelo o configuración convencional. La figura 10 ilustra un formato de imagen o ciclo de impulsos recurrentes utilizado para explicar la operación del aparato de adaptación de un modelo o configuración, Rßf.025735 convencional . Como se representó en la figura 10, en el aparato de adaptación de un modelo o configuración convencional, el modelo o configuración de símbolos, conocido (normalmente, llamada como una "palabra de sincronización" o una "palabra única", y será referida como un "modelo UW" (modelo de palabra única) aquí posteriormente)", es detectado desde la señal de recepción, y este modelo o configuración de símbolos conocida es utilizada como sigue: * Para sincronizar una imagen/ranura, * Para detectar un símbolo de encabezado de la señal de recepción, * Para juzgar la confiabilidad de la señal de recepción, etc. A continuación, se explicarán las operaciones del aparato de adaptación de modelos o configuraciones convencional mostrado en la figura 9, con referencia a la figura 11. En la figura 11, el símbolo x(kT) indica la señal de recepción.

En un instante de tiempo OT Una señal de entrada x(0T) es multiplicada por los coeficientes aO, al, a2, a3, y a4. Puesto que un valor inicial de D-FF 623 es igual a 0, una salida y(0T) está dada por y(0T)=a4 x x(0T). En este instante, puesto que la cantidad de datos de entrada no es igual a aquella de los modelos o configuraciones, ningún juicio de detección de un modelo o configuración UW es llevado a cabo.

En un instante de tiempo 1T Puesto que un valor inicial de un D-FF localizado en una etapa precedente es igual a 0, los resultados de la multiplicación entre la señal de entrada x(0T) y los coeficientes aO, al, a2, a3, y a4 son almacenados en el D-FF respectivamente. Otra señal de entrada x(lT) es multiplicada por los coeficientes aO, al, a2, a3, y a4. Puesto que el valor del D-FF 623 es igual a a3 x x(0T), una salida y(lT) está dada por y(lT) = a3 x x(0T) + a4 x x(lT) . En este instante, puesto que la cantidad de los datos de entrada no es igual a aquella de los modelos o configuraciones, no se lleva a cabo ningún juicio de detección de un modelo o configuración de UW.

En un instante de tiempo 2T El resultado de la multiplicación entre una señal de entrada x(lT) y el coeficiente aO es almacenado en un D-FF 605. Además del resultado obtenido agregando el valor precedente 1-T del D-FF 605 al resultado de la multiplicación entre la señal de entrada x(lT) y el coeficiente al es almacenado en un D-FF 611. Otro resultado de adición obtenido agregando el valor precedente 1-T del D-FF 611 al resultado de la multiplicación entre la señal de entrada x(lT) y el coeficiente a2 es almacenado en un D-FF 617. Otro resultado de adición obtenido agregando el valor precedente 1-T del D-FF 617 al resultado de la multiplicación entre la señal de entrada x(lT) y el coeficiente a3 es almacenado en un D-FF 623. Otra señal de entrada x(2T) es multiplicada por los coeficientes aO, al, a2, a3, y a4. Puesto que el valor del D-FF 623 es igual a: a2 x x(0T) + a3 x x(lT) , una salida y(2T) está dada por: y(2T) = a2 x x(0T) + a3 x x(lT) + a4 x x(2T) En este instante, puesto que la cantidad de los datos de entrada no es igual a aquella de los modelos o configuraciones, no se lleva a cabo ningún juicio de detección de un modelo o configuración de UW.

En un instante de tiempo 3T El resultado de la multiplicación entre una señal de entrada x(2T) y el coeficiente aO es almacenado en el D-FF 605. Un resultado de adición obtenido agregando el valor precedente 1-T del D-FF 605 al resultado de la multiplicación entre la señal de entrada x(2T) y el coeficiente al es almacenado en el D-FF 611. Otro resultado de adición obtenido agregando el valor precedente 1-T del D-FF 611 al resultado de la multiplicación entre la señal x(2T) y el coeficiente a2 es almacenado en el D-FF 617. Otro resultado de adición obtenido agregando el valor precedente 1-T del D-FF 617 al resultado de la multiplicación entre la señal de entrada x(2T) y el coeficiente a3 es almacenado en el D-FF 623. Otra señal de entrada x(3T) es multiplicada por los coeficientes aO, al, a2, a3, y a4. Puesto que el valor del D-FF 623 es igual a: al x x(0T) + a2 x x(lT) + a3 x x(2T), una salida y(3T) está dada por: y(3T) = al x x(0T) + a2 x x(lT) + a3 x x(2T) + a4 x x(3T) .

En este instante, puesto que la cantidad de los datos de entrada no es igual a aquella de los modelos o configuraciones, no se lleva a cabo ningún juicio de detección de un modelo o configuración de UW.

En un instante de tiempo 4T El resultado de la multiplicación entre una señal de entrada x(3T) y el coeficiente aO es almacenado en el d-FF 605. Un resultado de adición obtenido agregando el valor precedente 1-T del D-FF 605 al resultado de la multiplicación entre la señal de entrada x(3T) y el coeficiente al es almacenado en el D-FF 611. Otro resultado de adición obtenido agregando el valor precedente 1-T del D-FF 611 al resultado de la multiplicación entre la señal de entrada x(3T) y el coeficiente a2 es almacenado en el D-FF 617. Otro resultado de adición obtenido por la adición del valor precedente 1-T del D-FF 617 al resultado de la multiplicación entre la señal de entrada x(3T) y el coeficiente a3 es almacenado en el D-FF 623. Otra señal de entrada x(4T) es multiplicada por los coeficientes aO, al, a2, a3, y a4. Puesto que el valor del D-FF 623 es igual a: aO x x(OT) + al x x(lT) + a2 x x(2T) + a3 x x(3T), una salida y(4T) está dada por: y(4T) = aO x x(0T) + al x x(lT) + a2 x x(2T) x (2T) + a3 x x(3T) + a4 x x(4T).

En este instante, puesto que la cantidad de datos de entrada es igual a aquel del modelo o configuración, se comienza el juicio de detección del modelo o configuración de UW. El modelo o configuración de UW puede ser juzgado/detectado efectuando repetidamente el proceso de cálculo anterior con base en un valor y(kT) comparando este valor y(kT) con el valor de umbral. Este valor y(kT) es calculado por la siguiente fórmula (1) : y(kT) = aO x x((k-4)T) + al x x((k-3)T) + a2 x x((k-2)T) + a3 x x((k-l)T) + a4 x x(kT) (1) Se debe señalar que cuando la señal de entrada x(kT) corresponde a los datos digitales después de descodificar -la operación, como está representada en la Figura 12, la detección/juicio del modelo o configuración de UW puede ser realizada no por medio de las multiplicaciones por los coeficientes aO, al, a2, a3, y a4, sino por medio de una operación de activación periódica o exclusiva.

BREVE DESCRIPCIÓN DE LA INVENCIÓN Como se describió previamente, puesto que el aparato de adaptación del modelo o configuración convencional está compuesto o arreglado por los multiplicadores, los circuitos de adición, y los D-FFs, cuando la longitud del modelo o configuración es extendido, un número total de estos circuitos agregadores y el número de bitios del circuito de adición son incrementados. Esto podría provocar que la escala del circuito sea incrementada. También, en tal sistema de modulación de valores múltiples como bitios plurales/1 símbolo, la cantidad total de los circuitos de adición es incrementada. Esta condición incrementada es mostrada en la Figura 13. Es decir, la figura 13 ejemplifica el sistema de modulación de 2 valores de los 2 bitios/ 1 símbolo. La presente invención ha sido hecha para resolver los problemas descritos anteriormente, y por lo tanto, tiene un objeto de proporcionar un aparato de adaptación de un modelo o configuración capaz de reducir los números totales de los circuitos de adición y los D-FFs aún cuando una longitud de un modelo o configuración sea extendida. Un aparato de adaptación de un modelo o configuración de la presente invención {la invención recitada en la reivindicación 1) es realizado u obtenido utilizando la característica del sistema de modulación de valores múltiples tal como M bitios/1 símbolo. Es decir, un número de bitios coincidente entre el 1 símbolo recibido (M bitios) y 1 símbolo (M bitios) del modelo o configuración conocida, es detectado, y este número de bitios detectado es agregado a cada uno de los otros, de modo que cuando una longitud de un modelo o configuración de UW es de N bitios, el número total de circuitos de adición puede ser reducida a N/M. Un aparato de adaptación de un modelo o configuración, de acuerdo con la reivindicación 1 de la presente invención, está caracterizado porque comprende: en el caso de que un sistema de modulación de valores múltiples de bitios plurales/1 símbolo sea empleado en un receptor para detectar un modelo o configuración de transmisión conocido, un circuito de detección del número de bitios coincidente, para detectar un número de bitios coincidente entre un símbolo de recepción y el modelo o configuración conocida, poseído por el receptor dentro del 1 símbolo; un circuito de retardo para retardar un resultado de detección; y un circuito de adición. Este aparato de adaptación de un modelo o configuración de UW de la presente invención (primera forma de la modalidad) posee un efecto tal que la detección de bitios coincidente es llevada a cabo cada 1 símbolo con respecto al sistema de modulación de valores múltiples de bitios plurales/1 símbolo, de modo que el número total de circuitos de adición y también el número total de D-FFs puede ser reducido. También, un aparato de adaptación de un modelo o configuración, como se describe en la reivindicación 1 de la presente invención, está caracterizado porque en el caso de que el número de bitios del modelo o configuración conocida sea "L" y el valor de umbral de la detección sea Nth cuando un valor de salida de la adaptación del modelo o configuración sea más grande que, o igual a "Nth"/ se juzga o considera que el modelo o configuración normal es detectado, mientras que cuando un valor de salida de la adaptación del modelo o configuración sea menor que, o igual a (L-Nth) , se juzga o considera que el modelo o configuración invertida es detectada. Este aparato de adaptación del modelo o configuración de UW de la presente invención (segunda forma de la modalidad) posee una ventaja de que tanto la adaptación del modelo o configuración de UW normal (indicada como "normal", contrario al modelo o configuración de UW invertida) como la adaptación del modelo o configuración de UW invertida pueden ser realizadas simplemente cambiando tanto la lógica del circuito comparador como el valor de umbral. También, un aparato de adaptación de un modelo o configuración, como se describe en la reivindicación 1 o la reivindicación 2 de la presente invención, está caracterizado porque en el caso de que un sistema de modulación de valores múltiples de bitios plurales/1 símbolo sea empleado y también la totalidad de los bitios contenidos en 1 símbolo son fijados para que sean idénticos entre sí, un arreglo del circuito de detección del número de bitios coincidente está limitado al caso en el que la totalidad de los bitios sean fijados para que sean idénticos entre sí, por lo cual una escala de circuitos es reducida. Este aparato de adaptación del modelo o configuración de UW de la presente invención (tercera forma de la modalidad) posee un efecto tal que puesto que el circuito que detecta el número de bitios coincidente es cambiado con respecto al caso en el que la totalidad de los bitios que tienen los mismos bitios ha sido asignado en 1 símbolo del modelo o configuración de UW, la escala de los circuitos puede ser reducida. También, un aparato de adaptación de un modelo o configuración, como se describe en la reivindicación 1 o la reivindicación 2 de la presente invención, está caracterizado porque un D-FF es agregado entre una salida o acarreo de un primer circuito de adición y una entrada portadora de un segundo circuito de adición colocado en una etapa siguiente del primer circuito de adición, y otro D-FF es agregado para ajustar un instante del tiempo de una entrada al segundo circuito de adición, por lo cual es realizada una operación de proceso de canalización. Este aparato de adaptación de un modelo o configuración de UW de la presente invención (cuarta forma de la modalidad) posee un efecto tal que la operación del proceso de canalización por los circuitos de adición puede ser realizada empleando adicionalmente varios D-FFs, y la operación del proceso de tiempo real puede ser realizada aún a la tasa de símbolos de velocidad elevada de transmisión (de los bitios) .

BREVE DESCRIPCIÓN DE LOS DIBUJOS Para un mejor entendimiento de la presente invención, se hace referencia de una descripción detallada para que sea leída en conjunción con los dibujos que se acompañan, en los cuales: la figura 1 es un diagrama de bloques esquemático para representar un arreglo de un aparato de adaptación de un modelo o configuración de acuerdo con una primera modalidad de la presente invención; la figura 2 muestra una tabla de decisión lógica de un circuito que detecta el número de bitios coincidente de acuerdo con la primera modalidad de la presente invención; la figura 3 es un diagrama de bloques esquemático para indicar un arreglo del circuito de detección del número de bitios coincidente de acuerdo con la primera modalidad de la presente invención; la figura 4 es un diagrama de bloques esquemático para representar un arreglo de un aparato de adaptación del modelo o configuración de acuerdo con una segunda modalidad de la presente invención; la figura 5 muestra una tabla de decisión lógica de un circuito que detecta el número de bitios coincidente de acuerdo con una tercera modalidad de la presente invención; la figura 6 es un diagrama de bloques esquemático para indicar un arreglo de los circuitos de detección del número de bitios coincidente de acuerdo con la tercera modalidad de la presente invención; la figura 7 es un diagrama de bloques esquemático para representar una estructura detallada del circuito de adición mostrado en la figura 1; la figura 8 es un diagrama de bloques esquemático para mostrar un arreglo de un aparato de adaptación de un modelo o configuración de acuerdo con una cuarta modalidad de la presente invención, especialmente un arreglo de circuitos de adición para realizar u obtener un proceso de canalización; la figura 9 es un diagrama de bloques esquemático para mostrar el arreglo del primer aparato de adaptación de un modelo o configuración convencional; la figura 10 ilustra el formato de la imagen o ciclo de impulsos recurrente utilizado convencionalmente en el campo; la figura 11 es un diagrama explicatorio para explicar las operaciones del primer aparato de adaptación de un modelo o configuración convencional; la figura 12 es un diagrama de bloques esquemático para representar el arreglo del segundo aparato de adaptación de un modelo o configuración convencional; y la figura 13 es un diagrama de bloques esquemático para mostrar el arreglo del tercer aparato de adaptación de un modelo o configuración convencional.

DESCRIPCIÓN DE LAS MODALIDADES PREFERIDAS Refiriéndose ahora a las diversas modalidades, la presente invención será descrita.

(PRIMERA MODALIDAD) La figura 1 es un diagrama de bloques esquemático para indicar un arreglo de un aparato de adaptación de un modelo o configuración de acuerdo con una primera forma de la modalidad de la presente invención. Ahora se supone que el formato de imagen o ciclo de impulsos recurrentes convencional, mostrado en la figura 10 puede ser utilizado directamente. Además, en esta primera forma de la modalidad, por ejemplo, el sistema de modulación de dos valores de 2 bitios/1 símbolo es empleado, y las operaciones de esta modulación de dos valores serán explicadas. Se debe sobreentender que aún cuando un sistema de modulación de valor n es empleado, el aparato de adaptación de un modelo o configuración de la presente invención puede ser realizado solamente cambiando una condición de que el número de señales de entrada sea igual a "n", y un circuito de detección del número de bitios coincidente detecta un número de bítios coincidente entre un bitio n de la señal de entrada y un bitio n del símbolo conocido. En . la figura 1, una señal de recepción I y una señal de recepción Q están indicadas por la referencia numérica 1 y 2, respectivamente. Los circuitos de detección del número de bitios coincidente 3, 7, 13, 19 y 25 detectan el número de bitios coincidente entre la señal de entrada de 2 bitios y el símbolo conocido de 2 bitios. Un D-FF (circuito basculante del tipo D) 5 adquiere una salida del circuito de detección del número de bitios coincidente 3. Los D-FFs 11, 17, y 23 almacenan los resultados de adición calculados entre cada una de las salidas derivadas de los circuitos de detección del número de bitios coincidente respectivo, relacionado con los D-FFs propios, y cada una de las salidas derivadas de los D-FFs de la etapas previas. Los circuitos de adición 9, 15, 21, y 27 agregan cada una de las salidas derivadas de los circuitos que detectan el número de bitios coincidente relacionado con los circuitos de adición respectivos a cada una de las salidas derivadas de los D-FFs relevantes. A continuación, una tabla de decisión lógica para los circuitos de detección del número de bitios coincidente 3, 7, 13, 19 y 25 es ilustrada en la figura 2. En la tabla de decisión lógica de la figura 2, se dan las siguientes condiciones: • Cuando x se hace coincidente con ai y xq se hace coincidente con aq, entonces un resultado es 2 ("10" en la tabla) . • Cuando xi se hace coincidente con ai y xq no se hace coincidente con aq, entonces un resultado es 1 ("01" en la tabla) .

• Cuando Xi no se hace coincidente con ai pero xq se hace coincidente con aq, entonces un resultado es 1 ("01" en la tabla) . • Cuando x± no se hace coincidente con ai, ni xq se hace coincidente con aq, entonces un resultado es 0 ("00" en la tabla) . De acuerdo con esto, un ejemplo de un circuito, del circuito del número de bitios coincidente se muestra en la figura 3. Una descripción será hecha ahora, de las operaciones cuando una longitud del modelo o configuración de UW (modelo o configuración de palabra única) es seleccionada para que sea 5 (M=5) . También se debe señalar que el símbolo "*" representa un cálculo para detectar un número de bitios coincidente entre un modelo o configuración "x(kT)" y un modelo o configuración "ak", y también el símbolo "x(kT)*an" denota un cálculo para calcular una suma entre el número coincidente de ai y el número coincidente de xq y aq.

En un instante de tiempo 0T El circuito de detección del número de bitios coincidente 3 detecta el número de bitios coincidente entre los coeficientes a-¡0 y aq0 con respecto a una señal de entrada x(0T). En forma similar, los circuitos de detección del número de bitios coincidente 7, 13, 19, y 25 detectan los números de bitios coincidentes de los coeficientes respectivos, con respecto a la señal de entrada x(0T) . Puesto que un valor inicial del D-FF23 es igual a 0, una salida 28 está dada como sigue: y(0T) = a4*x(0T) .

En este instante, puesto que la cantidad de los datos de entrada no es igual a aquella de los modelos o configuraciones, no se lleva a cabo ningún juicio de detección de un modelo o configuración de UW.

En un instante de tiempo 1T Puesto que un valor inicial del D-FF arreglado o distribuido en una etapa precedente es igual a 0, los resultados de la detección de los números de bitios coincidentes entre la señal de entrada x(0T) y los coeficientes aO, al, a2, a3, y a4 son almacenados en los D-FFs, respectivamente. Una detección del número de bitios coincidente se hace entre cada uno de los coeficientes aO, al, a2, a3, a4 y la señal de entrada x(lT). Puesto que el valor del D-FF 23 es igual a a3*x(0T), una salida y(0T) está dada como sigue: y(lT) = a3*x(0T)+a4*x(lT) En este instante, puesto que la cantidad de los datos de entrada no es igual a aquella de las configuraciones, no se lleva a cabo ningún juicio de detección del modelo o configuración de UM.

En un instante de tiempo 2T Un resultado de detección del número de bitios coincidente hecho entre una señal de entrada x(lT) y el coeficiente aO es almacenado en el D-FF5. Un resultado de la adición hecha agregando un valor precedente 1-T del D-FF5 al resultado de la detección del número de bitios coincidente obtenido entre la señal de entrada x(lT) y el coeficiente al es almacenado en el D-FF11. Otro resultado de adición hecho agregando un valor precedente 1T del D-FF1 al resultado de detección del número de bitios coincidente obtenido, entre la señal de entrada x(lT) y el coeficiente a2 es almacenado en el D-FF17. Otro resultado de adición hecho agregando un valor precedente 1T del D-FF17 al resultado de la detección del número de bitios coincidente obtenido entre la señal de entrada x(lT) y el coeficiente a3 es almacenado en el D-FF23. Una detección del número de bitios coincidente se lleva a cabo entre una señal de entrada x(2T) y los coeficientes aO , al , a2 , a3 , y a4 . Puesto que el valor del D-FF23 es igual a a2*x ( 0T ) +a3*x ( lT) , una salida y(2T) está dada por: y(2T) = a2*x(0T)+a3*x(lT)+a4*x(2T) .

En este instante, puesto que la cantidad de los datos de entrada no es igual a aquella de los modelos o configuraciones, no se lleva a cabo ningún juicio de detección de un modelo o configuración de UW.

En un instante de tiempo 3T Un resultado de la detección del número de bitios coincidente hecha entre una señal de entrada x(2T) y el coeficiente aO es almacenada en el D-FF5. Un resultado de adición hecho agregando un valor precedente 1T del D-FF5 al resultado de la detección del número de bitios coincidente obtenido entre la señal de entrada x(2T) y el coeficiente al es almacenado en el D-FF11. Otro resultado de adición hecha agregando un valor precedente 1T del D-FF11 al resultado de detección del número de bitios coíncidente obtenido entre la señal de entrada x(2T) y el coeficiente a2 es almacenado en el D-FF17. Otro resultado de adición hecho agregando un valor precedente 1T del D-FF17 al resultado de la detección del número de bitios coincidente obtenido entre la señal de entrada x(2T) y el coeficiente a3 es almacenado en el D-FF23. Una detección del número de bitios coincidente se lleva a cabo entre una señal de entrada x(3T) y los coeficientes aO, al, a2, a3, y a4. Puesto que el valor del D-FF23 es igual a al*x(0T)+a2*x(lT)+a3*x{2T) , una salida y(3T) está dada por: y(3T) = al*x(0T)+a2*x(lT)+a3*x(2T)+a4*x(3T) .

En este instante, puesto que la cantidad de los datos de entrada no es igual a aquel de los modelos o configuraciones, no se lleva a cabo ningún juicio de detección de un modelo o configuración de UW.

En un instante de tiempo 4T Un resultado de detección del número de bitios coincidente hecha entre una señal de entrada x(3T) y el coeficiente aO es almacenada en el D-FF5. Un resultado de adición hecho agregando un valor precedente 1T del D-FF5 al resultado de la detección del número de bitios coincidente obtenido entre la señal de entrada x(3T) y el coeficiente al es almacenado en el D-FF11. Otro resultado de adición hecho agregando un valor precedente 1T del D-FF11 al resultado de detección del número de bitios coincidente obtenido entre la señal de entrada x(3T) y el coeficiente a2 es almacenado en el D-FF17. Otro resultado de adición hecho agregando un valor precedente 1T del D-FF17 al resultado de detección del número de bitios coincidente obtenido entre la señal de entrada x(3T) y el coeficiente a3 es almacenado en el D-FF23. Una detección del número de bitios coincidente se lleva a cabo entre una señal de entrada x(4T) y los coeficientes aO, al, a2, a3, y a4. Puesto que el valor del D-FF23 es igual a a0*x(0T)+al*x(lT)+a2*x(2T)+a3*x(3T) , un salida y(4T) está dada por: y(4T) = a0*x(0T)+al*x(lT)+a2*x(2T) +a3*x(3T)+a4*x(4T) .

En este instante, puesto que la cantidad de los datos de entrada se hace igual a aquella de los modelos o configuraciones, se comienza el juicio de la detección del modelo o configuración de UW. En este juicio de la detección del modelo o configuración de UW, cuando el número de bitios coincidente detectado es más grande que, o igual a un valor de umbral, cuando se compara con este valor de umbral del número de bitios coincidente, se juzga o se determina que el modelo o configuración puede ser detectado.

(SEGUNDA MODALIDAD) En la primera forma de la modalidad descrita anteriormente, el aparato de detección del modelo o configuración de UW capaz de reducir los números totales de los circuitos de adición así como los D-FFs, han sido descritos. En un sistema de comunicación, existe una posibilidad de que una imagen o ciclo de impulsos recurrentes que notifica el instante del tiempo, sea provista en una pluralidad de imágenes o ciclos de impulsos recurrentes en un tiempo. Normalmente, tal estructura de la imagen o ciclo de impulsos recurrentes es llamada una "super imagen". Entonces, una imagen o ciclo de impulsos recurrentes utilizado para notificar un final de una super imagen, es llamada como una "imagen que notifica la super imagen". También, para notificar esta super imagen, existe una posibilidad de que un modelo o configuración (modelo o configuración de UW) sea invertida para que sea notificada. Ahora, de acuerdo con una segunda forma de la modalidad, se hará una descripción de un arreglo capaz de detectar también este modelo o configuración de UW invertida, utilizada para notificar la super imagen. La figura 4 es un diagrama de bloques esquemático para explicar un aparato de adaptación de un modelo o configuración, de acuerdo con la segunda modalidad. En la figura 4, se debe señalar que los circuitos de detección del número de bitios coincidente 203, 207, 213, 219, y 225 del modelo o configuración de UW, son idénticos a aquellos de la figura 1. Un método para adaptar el modelo o configuración de UM normal (suponiendo que ninguna condición invertida es "normal") y el modelo o configuración de UW invertida será explicada ahora. Una salida 228 del circuito de detección del número de bitios coincidente del modelo o configuración de UM es introducida en un circuito comparador 229 y en otro circuito comparador 231. El circuito comparador 229 es empleado para adaptar o igualar el modelo o configuración de UW normal, mientras que el circuito comparador 231 es empleado para adaptar o igualar el modelo o configuración de UM invertida. En el circuito comparador 229, se hace una comparación con un valor de umbral "Nth". En el caso de que y(kT)>Nth/ se juzga así que el modelo o configuración de UW normal es adaptado o igualado. Puesto que el número de bitios coincidente es detectado por el circuito de detección del número de bitios coincidente del modelo o configuración de UW, el número de bitios coincidente de los modelos o configuraciones de UW es restado de un número de bitios total ("2L" en este ejemplo) de los modelos o configuraciones de UW, de modo que el número de bitios coincidente de los modelos o configuraciones de UW invertidos pueda ser calculado. De acuerdo con una segunda forma de la modalidad, si un circuito de substracción es empleado, entonces la escala del circuito podría ser incrementada. Por lo tanto, un valor de umbral ("2L-Nth" en este ejemplo) utilizado para adaptar o igualar el modelo o configuración de UW invertida es introducido en el circuito comparador 231 para ejecutar por medio de esto un juicio o determinación del valor de umbral. Es decir, en el caso de que y (xT) <2L-Nt, se va a juzgar o determinar que el modelo o configuración de UW invertido puede ser adaptado o igualado. También se debe señalar que puesto que los casos de "igualación de UW normal" y además "igualación de UW invertido" son manejados como una "igualación o adaptación errónea" en esta segunda forma de la modalidad, un juicio final es llevado a cabo sobre la siguiente lógica: • "y(kT)>Nth" así como "y (kT) >2L-Nth"=" adaptación o igualación de UW normal" • "y(kT)<Nth" así como "y (kT) <2L-Nth"=" adaptación o igualación de UW invertida", • "igualación o adaptación de UW normal" o "igualación o adaptación de UW invertida" = "igualación o adaptación de UW", • "y(kT)<Nth" así como "y (kT) >2L-Nt"="no adaptación o igualación de UW", • "y(kT)>Nth" así como "y (kT)>2L-Nth"=?? adaptación errónea de UW". Como se describió previamente, tanto la adaptación o igualación del modelo o configuración de UW normal como la adaptación del modelo o configuración de UW invertida pueden ser realizadas en el aparato de adaptación del modelo o configuración de la segunda modalidad.

[TERCERA MODALIDAD) En la primera modalidad descrita anteriormente, el circuito de adaptación o igualación de un modelo o configuración de UW ha sido descrito en el caso de que los bitios plurales/1 símbolo sean empleados en el modelo o configuración de UW. Sin embargo, existe el caso en el que la totalidad de los bitios dentro del 1 símbolo son colocados o fijados a los mismos valores que el modelo o configuración en el sistema de modulación de bitios plurales/1 símbolo. Esto puede ser logrado por ejemplo, en el sistema de modulación de QPSK, especialmente solo "00" y "11" son transmitidos en un sistema de modulación de 2 bitios/1 símbolo. El S/N capaz de obtener una velocidad o tasa de errores deseable se puede hacer equivalente a aquél del sistema de modulación de BPSK, conduciendo a una mejora de aproximadamente 3 dB. Como una consecuencia, de acuerdo con la tercera forma de la modalidad, la escala del circuito, del circuito de detección del número de bitios coincidente del modelo o configuración de UW puede ser reducida en tal caso. Entonces, allí se muestra una tabla de decisión lógica cuando ai=aq en la figura 5. Además, la figura 6 representa un ejemplo de un circuito, del circuito de detección del número de bitios coincidente, capaz de realizar u obtener esta tabla de decisión lógica.

(CUARTA MODALIDAD) En el circuito de adaptación o igualación del modelo o configuración de UW de la primera modalidad, se emplean los circuitos de adición. Sin embargo, aunque la velocidad de transmisión es incrementada, la operación del proceso de tiempo real llegará a ser difícil debido a los retardos de transporte por los circuitos de adición. Como una consecuencia, de acuerdo con la cuarta modalidad, un circuito de adaptación de un modelo o configuración de UW capaz de ser operado a una alta velocidad ejecutando una operación de proceso de canalización, será descrita ahora. La figura 7 representa una estructura de los circuitos de adición, los cuales no han sido descritos en detalle en la figura 1. Los símbolos "bO" a "b4" corresponden a las salidas del circuito de detección del número de bitios coincidente de la figura 1. También las salidas 455, 454, 451, 448, y 445 corresponden a la salida 28 de la figura 1 indicada por el número binario. Estas salidas son derivadas de 455 (MSB) por medio de 454, 451, y 448 a 445 (LSB) en este orden. Como se explicó anteriormente, por ejemplo, el circuito de adición 15 de la figura 1 es realizado por un circuito de adición completo 413 y otro circuito de adición completo 418. Cuando el número de bitios de este circuito de adición es incrementado, prácticamente es difícil ejecutar la operación de proceso de tiempo real cuando el circuito de adición es operado a velocidad elevada debido a los retardos de transferencia del acarreo.

Para evitar esta dificultad, un D-FF es insertado en la salida del circuito de adición completo (abreviado como "FA"), y también otro D-FF para propósitos de ajuste del tiempo es insertado en la salida del D-FF 410. Bajo tal circunstancia, la operación de proceso de tiempo real tanto por el FA413 como el FA418 puede ser lograda si el cálculo es efectuado dentro del tiempo de sincronización del D-FF. De esta manera, la operación del proceso de canalización puede ser realizada u obtenida. En la figura 8, se muestra un arreglo de circuitos de adición después de que este arreglo ha sido modificado para ejecutar la operación del proceso de canalización. La totalidad de los D-FFs son provistos entre una S igual a la salida del FA del circuito de adición completo, un Co (una ejecución), y una entrada del FA en la siguiente etapa, y la operación de proceso de canalización puede ser realizada. Para realizar esta operación de proceso de canalización, puesto que el D-FF es agregado al acarreo, especialmente el bitio del dígito superior, existe una diferencia temporal entre el bitio del dígito superior y el bitio del dígito inferior. Para ajustar esta diferencia de tiempo, los D-FFs 555, 557, y 578 para el propósito del ajuste del tiempo, son provistos adicionalmente sobre el lado del bitio de una cantidad inferior de dígitos.

Como se describió previamente, puesto que los diversos D-FFs son agregados para realizar u obtener por medio de esto la operación de proceso de canalización, la operación de proceso de tiempo real puede ser efectuada aún a la tasa de transmisión de símbolos (bitios) de alta velocidad. Aunque las entradas al circuito de adición completo de la figura 8 son A, B, Ci (llevado internamente), puesto que el número de entradas se selecciona para que sea 2, el Ci (llevado internamente) puede ser omitido. Como es evidente de las formas de las modalidades descritas anteriormente, el aparato de adaptación del modelo o configuración de UW de la presente invención (primera forma de la modalidad) posee un efecto tal que la detección de los bitios coincidente es llevada a cabo cada 1 símbolo con respecto al sistema de modulación de valores múltiples de bitios plurales/1 símbolo, de modo que el número total de circuitos de adición ' y también el número total de D-FFs puede ser reducido. También, el aparato de adaptación de un modelo o configuración de UW de la presente invención (segunda forma de la modalidad) posee la ventaja de que tanto la adaptación del modelo o configuración de UW normal (indicado como "normal" contrario al modelo o configuración de UW invertido) como la adaptación del modelo o configuración invertido, pueden ser realizadas u obtenidas cambiando tanto la lógica del circuito comparador como el valor de umbral. También, el aparato de adaptación del modelo o configuración de UW de la presente invención (tercera forma de la modalidad) posee el efecto que desde que el circuito de detección del número de bitios coincidente es cambiado con respecto al caso en el que la totalidad de los bitios que tienen los mismos bitios han sido asignados dentro del 1 símbolo del modelo o configuración de UW, la escala del circuito puede ser reducida. Además, el aparato de adaptación del modelo o configuración de UW de la presente invención (cuarta forma de la modalidad) posee el efecto de que la operación del proceso de canalización por los circuitos de adición puede ser realizada u obtenida empleando varios D-FFs, y la operación de proceso de tiempo real puede ser realizada u obtenida aún a la tasa de transmisión de símbolos (bitios) de alta velocidad.

Se hace constar que con relación a esta fecha, el mejor método conocido por la solicitante para llevar a la práctica la citada invención, es el convencional para la manufactura de los objetos a que la misma se refiere.

Habiéndose descrito la invención como antecede, se reclama como propiedad lo contenido en las siguientes 15 20 25

Claims (4)

REIVINDICACIONES

1. Un aparato de adaptación o igualación de un modelo o configuración, caracterizado porque comprende: en el caso de que un sistema de modulación de valores múltiples de bitios plurales/1 símbolo sea empleado en un receptor para detectar un modelo o configuración de transmisión conocido, un circuito de detección del número de bitios coincidente detecte un número de bitios coincidente entre un símbolo de recepción y el modelo o configuración conocida, poseída por el receptor dentro de 1 símbolo; un circuito de retardo para retardar un resultado de la detección; y un circuito de adición.

2. Un aparato de adaptación de un modelo o configuración de conformidad con la reivindicación 1, caracterizado porque: en el caso de que el número de bitios del modelo o configuración conocido sea "L" y un valor de umbral de la detección sea Nth» cuando el valor de salida de la adaptación o igualación del modelo o configuración es mayor que, o igual a "Nt", se considera que la configuración normal es detectada, mientras que cuando un valor de salida de la igualación o adaptación del modelo o configuración es más pequeño que, o igual a (L-Nth) se considera que el modelo o configuración invertido es detectado.

3. El aparato de igualación o adaptación del modelo o configuración de conformidad con la reivindicación 1 o la reivindicación 2, caracterizado porque : en el caso de que un sistema de modulación de valores múltiples de los bitios plurales/1 símbolo sea empleado y también la totalidad de los bitios contenidos en 1 símbolo sean fijados para que sean idénticos entre sí, un arreglo del circuito de detección del número de bitios coincidente está limitado al caso de que la totalidad de los bitios sean fijados para que sean idénticos entre sí, por lo cual una escala del circuito es reducida.

4. Un aparato de adaptación de un modelo o configuración de conformidad con la reivindicación 1 o la reivindicación 2, caracterizado porque: un D-FF es agregado entre una ejecución de un primer circuito de adición y una ejecución de un segundo circuito de adición colocado en una etapa siguiente del primer circuito de adición, y otro D-FF es agregado para ajustar un instante del tiempo de una entrada al segundo circuito de adición, por lo cual una operación del proceso de canalización es realizada u obtenida.