MXPA04013006A - Enrutador de transmision con un decodificador de corriente de datos de audio digital en serie. - Google Patents

Abstract

Un decodificador bi-fase (296-1) adecuado para usarse en un enrutador (100) de transmision y un metodo asociado para extraer sub-cuadros de datos de audio digital desde una corriente de datos de audio digital. Una circuiteria logica (298) dentro del decodificador (296) bi-fase extrae los sub-cuadros de los datos de audio digital al construir una ventana de transicion desde el tiempo de bit calculado, muestrear la corriente de datos de audio digital con el uso de un reloj rapido y aplicar la corriente muestreada de datos de audio digital con la ventana de transicion para identificar las transiciones indicativas de los preambulos de los sub-cuadros de los datos de audio digital.

Description

ENRUTADOR DE TRANSMISIÓN CON UN DECODIFICADOR DE CORRIENTE DE DATOS DE AUDIO DIGITAL EN SERIE REFERENCIA CRUZADA CON SOLICITUDES RELACIONADAS Esta solicitud se relaciona con la Solicitud Provisional de Patente de Estados Unidos No. 60/390,357, presentada el 21 de junio de 2002. Esta solicitud también se relaciona con las Solicitudes co-pendientes de Patente de Estados Unidos Nos. de serie: CT/ (Referencia del abogado No. IU010620); PCT/ (Referencia del abogado No. IU020157); PCT/ (Referencia del abogado No. IU020158); PCT/ (Referencia del abogado No. IU020160); PCT/ (Referencia del abogado No. IU020161); PCT/ (Referencia del abogado No. IU020162); PCT/ (Referencia del abogado No. IU020252); PCT/ (Referencia del abogado No. IU020253); PCT/ (Referencia del abogado No. IU020254); PCT/ (Referencia del abogado No. IU020255); y PCT/ (Referencia del abogado No. . IU020256); todas ellas cedidas al cesionario de la presente invención y se incorporan aquí como referencia en su totalidad.

CAMPO DE LA INVENCIÓN La presente invención se relaciona con decodificadores bi-fase apropiados para usarse en enrutadores de transmisión y más en particular, a un decodificador bi-fase y a un método asociado para extraer sub-cuadros de datos de 32 bits de ancho desde una corriente de datos de audio digital AES-3 entrante.

ANTECEDENTES DE LA INVENCIÓN Tradicionalmente, se han utilizado los decodificadores de audio digital en serie con un PLL para bloquearse con una señal entrante. Sin embargo, con el fin de utilizar un PLL en un decodificador de audio digital en serie, típicamente se requieren varios componentes externos. Como resultado, los decodificadores de audio digital en serie que incorporan un PLL tienden a ser costosos y poco convenientes. Además, los PLL no se pueden conmutar entre las diferentes tecnologías de fabricación. Como resultado, los PLL no son adecuados para usarse en dispositivos que integran diferentes tecnologías de diseño, por ejemplo, diferentes familias de FPGA y/o diferentes familias de arreglo de pasarela y de celda normal.

BREVE DESCRIPCIÓN DE LA INVENCIÓN La invención está dirigida a un decodificador de bi-fase y a un método asociado para extraer palabras de datos de audio digital desde una corriente en serie de los datos de audio digital. De conformidad con esto, una ventana de transición se construye desde un tiempo de bits calculado para la corriente en serie de los datos de audio digital. Las diferentes palabras de datos de audio digital entonces se extraen desde la corriente en serie del audio digital con base en la ubicación de cada transición en la corriente en serie de datos de audio digital con relación a una sub-ventana de preámbulo y por lo menos una sub-ventana de datos de la ventana de transición. Cada una de las palabras de datos de audio digital extraídas incluye un preámbulo identif icable por una combinación de por lo menos una transición ubicada en la sub-ventana de preámbulo y por lo menos una transición ubicada en la sub-ventana de datos. Dependiendo de la combinación específica de las ubicaciones de transición detectadas, la palabra de datos extraída puede también identificarse con uno de tres diferentes tipos de preámbulo. Estas combinaciones incluyen un par de transiciones sucesivas ubicadas en la sub-ventana de preámbulo seguidas por un par de transiciones sucesivas ubicadas en la por lo menos una sub-ventana de datos, un par de transiciones no sucesivas ubicadas en la sub-ventana de preámbulo separadas por un par de transiciones sucesivas ubicadas en la por lo menos una sub-ventana de datos, y una transición ubicada en la sub-ventana de preámbulo seguida por la primera, segunda y tercera transiciones ubicadas en la por lo menos una sub-ventana de datos.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La Figura 1 es un diagrama en bloque de un enrutador de transmisión linealmente expansible, completamente redundante que incorpora un decodificador de bi-fase de conformidad con las enseñanzas de la presente invención. La Figura 2 es un diagrama en bloque expandido de un primer componente del enrutador de transmisión linealmente expansible, completamente redundante de la Figura 1. La Figura 3 es un diagrama en bloque expandido de un circuito de entrada AES del primer componente de enrutador de transmisión de la Figura 2. La Figura 4 es un diagrama en bloque expandido de un circuito decodificador bi-fase AES del circuito de entrada AES de la Figura 3.

La Figura 5 es un diagrama de flujo de un método mediante el cual el calculador de tiempo de bits del decodificador bi-fase AES de la Figura 4, determina el tiempo de bits calculado para una corriente de datos de audio digital en serie AES-3. La Figura 6 es un diagrama en bloque de un sub-cuadro de los datos de audio digital en serie AES-3. La Figura 7 es un diagrama en bloque de una corriente de los datos de audio digital en serie AES-3. La Figura 8 es un diagrama en bloque de una ventana de transición construida utilizando el tiempo de bits calculado, determinado por el método de la Figura 5; y La Figura 9 es un diagrama de estado implementado por un circuito lógico de decodificación del decodificador bi-fase AES de la Figura 4.

DESCRIPCIÓN DETALLADA DE LA INVENCIÓN Con referencia primero a la Figura 1, se describirá con detalle un enrutador 100 de transmisión, linealmente expansible, completamente redundante. Como se puede observar, el enrutador 100 de transmisión, linealmente expansible completamente redundante está compuesto de varios componentes del enrutador de transmisión acoplados entre sí para formar un enrutador 100 de transmisión linealmente expansible, completamente redundante. Cada componente del enrutador de transmisión es un dispositivo separado del enrutador, el cual incluye primera y segunda matrices del enrutador, la segunda matriz del enrutador es redundante de la primera matriz del enrutador. De este modo, cada enrutador de transmisión tiene un primer y segundo motores de enrutamiento, uno para cada una de la primera y segunda matrices del enrutador, cada una recibe, en un lado de entrada de la misma, las mismas corrientes de datos de audio digital de entrada y coloca, en un lado de salida de la misma, las mismas corrientes de datos de audio digital. Como se expone aquí, cada uno de los componentes del enrutador de transmisión utilizados para construir el enrutador de transmisión, linealmente expansible, completamente redundante, son enrutadores de transmisión de tamaño N x M. Sin embargo, se contempla que el enrutador 100 de transmisión, linealmente expansible, completamente redundante pueda ser construido de componentes del enrutador de transmisión de diferentes tamaños uno con relación al otro. Como también se describe aquí, el enrutador de transmisión linealmente expansible, completamente redundante 100 se forma al acoplar el primer, segundo, tercer y cuarto componentes 102, 104, 106 y 108 del enrutador de transmisión. Por supuesto, la presente invención del enrutador 100 de transmisión, linealmente expansible, completamente redundante formado por cuatro componentes del enrutador de transmisión es solamente un ejemplo. De conformidad con esto, debe quedar claro que un enrutador de transmisión linealmente expansible, completamente redundante construido de conformidad con las enseñanzas de la presente invención se puede formar con el uso de otro número de componentes del enrutador de transmisión. El primer, segundo, tercer y cuarto componentes 102, 104, 106 y 108 del enrutador de transmisión, cuando se conectan en la manera aquí descrita, en forma colectiva forman el enrutador 100 de transmisión linealmente expansible, completamente redundante, se pueden alojar juntos en un chasis común, como se ilustra en la Figura 1, o si se desea, se alojan en un chasis separado. Mientras, como ya se mencionó, los componentes 102, 104, 106 y 108 del enrutador de transmisión pueden tener diferentes tamaños uno con relación a otro, o en una alternativa pueden tener el tamaño N x M, un tamaño que ha demostrado ser apropiado para los usos contemplados aquí es 256 x 256. Además, una configuración apropiada para el enrutador 100 linealmente expansible, completamente redundante será acoplar cinco componentes del enrutador de transmisión, cada uno con un tamaño de 256 x 256, lo cual da como resultado un enrutador de transmisión de 1280 x 1280.

El primer componente 102 del enrutador de transmisión está compuesto de una primera matriz 102a del enrutador y una segunda matriz 102b del enrutador (o redundante), utilizada para reemplazar la primera matriz 102a del enrutador en caso de falla de la misma. De manera similar, cada uno del segundo, tercer y cuarto componentes 104, 106 y 108 del enrutador de transmisión del enrutador 100 de transmisión, linealmente expansible, completamente redundante están compuestos de una primera matriz 104a, 106a, y 108a, respectivamente, y una segunda matriz 104b, 106b, 108b del enrutador (o redundante), respectivamente, utilizadas para reemplazar la primera matriz 104a, 106a, 108a del enrutador, respectivamente, en caso de falla de las mismas. Por supuesto, la designación de las segundas matrices del enrutador 102b, 104b, 106b y 108b como una matriz redundante para usarse como un respaldo para las primeras matrices 102a, 104a, 106a y 108a del enrutador respectivamente, en caso de una falla de las mismas, es totalmente arbitraria y se contempla que cualquier par de matrices residentes dentro del componente del enrutador de transmisión puede actuar como un respaldo para otro par de matrices del enrutador residente dentro del componente del enrutador de transmisión. Como se puede observar en la Figura 1, la primera matriz 102a del enrutador del primer componente 102 del enrutador de transmisión, la primera matriz 104a del enrutador del segundo componente 104 del enrutador de transmisión, la primera matriz 106a del enrutador del tercer componente 106 del enrutador de transmisión y la primera matriz 108a del enrutador del cuarto componente 108 del enrutador de transmisión se acoplan juntas en un primer arreglo de matrices del enrutador, el cual se conforma con una topología completamente conectada. De manera similar, la segunda matriz 102b del enrutador del primer componente 102 del enrutador de transmisión, la segunda matriz 104b del enrutador del segundo componente 104 del enrutador de transmisión, la segunda matriz 106b del enrutador del tercer componente 106 del enrutador de transmisión y la segunda matriz 108b del enrutador del cuarto componente 108 del enrutador de transmisión se acoplan junto en un segundo arreglo de matrices del enrutador, el cual se conforma con una topología completamente conectada. En la topología completamente conectada, cada matriz del enrutador de un arreglo de matrices del enrutador se acopla, mediante un enlace discontinuo, entre si y con cada otra matriz del enrutador que forma parte del arreglo de matrices del enrutador. De este modo, para el primer arreglo de matrices del enrutador, el primer, segundo y tercer enlaces 110, 112, y 114 bi-direccionales acoplan la primera matriz 102a del enrutador del primer componente 102 del enrutador de transmisión con la primera matriz 104a del enrutador del segundo componente 104 del enrutador de transmisión, la primera matriz 106a del enrutador de transmisión del tercer componente 106 del enrutador de transmisión y la primera matriz 108a del enrutador del cuarto componente 108 del enrutador de transmisión, respectivamente. Además, el cuarto y quinto enlaces 116 y 118 bi-direccionales acoplan la primera matriz 104a del enrutador del segundo componente 104 del enrutador de transmisión con la primera matriz 106a del enrutador del tercer componente 106 del enrutador de transmisión y la primera matriz 108a de! enrutador del cuarto componente 108 del enrutador de transmisión, respectivamente. Por último, un sexto enlace 120 bi-direccional acopla la primera matriz 106a del enrutador del tercer componente 106 del enrutador de transmisión con la primera matriz 108a del enrutador del cuarto componente 108 del enrutador de transmisión.

De manera similar, para el segundo arreglo de matrices del enrutador, el primer, segundo y tercer enlaces 122, 124 y 126 bi-direccionales acoplan la segunda matriz 102b del enrutador del primer componente 102 del enrutador de transmisión con la segunda matriz 104b del segundo componente 104 del enrutador de transmisión, la segunda matriz 106b del enrutador del tercer componente 106 del enrutador de transmisión y la segunda matriz 108b del enrutador del cuarto componente 108 del enrutador de transmisión, respectivamente. Además, el cuarto y quinto enlaces 128 y 130 bi-direccionales acoplan la segunda matriz 104b del enrutador del segundo componente 104 del enrutador de transmisión con la segunda matriz 106b del enrutador del tercer componente 106 del enrutador de transmisión y la segunda matriz 108b del enrutador del cuarto componente 108 del enrutador de transmisión, respectivamente, Por último, el sexto enlace bidireccional 132 acopla la segunda matriz 106b del enrutador del tercer componente 106 del enrutador de transmisión con la segunda matriz 108b del enrutador del cuarto componente 108 del enrutador de transmisión. Como alternativa, los enlaces 110 al 120 bidireccionales se pueden formar de un alambre de cobre, de fibra óptica o de un medio de transmisión considerado apropiado para el intercambio de señales digitales. Por supuesto, mejor que un único enlace bidireccional entre los pares de componentes del enrutador de transmisión ilustrado en la Figura 1, en una modalidad alternativa de la invención, se contempla que los pares de los componentes del enrutador de transmisión puedan acoplarse junto por el primer y segundo enlaces bidireccionales. Tal configuración alternativa se ilustra en la Figura 2. Los componentes 102, 104, 106 y 18 del enrutador de transmisión serán ahora descritos con mayor detalle. La Figura 2 ilustra el primer componente 102 del enrutador de transmisión. El segundo, tercer y cuarto componentes 104, 106 y 108 del enrutador de transmisión, por otra parte, se configuran de manera similar al primer componente 102 del enrutador de transmisión y no necesitarán describirse con detalle. Por supuesto, se podrá entender que ciertos componentes de la descripción anterior del primer componente 102 del enrutador de transmisión, así como del segundo, tercer y cuarto componentes 104, 106 y 108 del enrutador de transmisión han sido simplificados para brevedad de descripción. Sin embargo, se debe notar que otros detalles de los mismos se pueden encontrar en la solicitud co-pendiente de la Patente de Estados Unidos No. de serie 10/ (referencia del abogado No. IU020160) previamente incorporada como referencia. Como se pueden observar en la Figura 2, el enrutador 102 de transmisión incluye N selectores 138-1 ai 138-N arreglados de tal forma que la salida de cada uno de los selectores proporciona una de las corrientes de transporte N a un lado de entrada de cada una de las matrices 102a, 102b del enrutador del primer componente 102 del enrutador de transmisión. Como se describe aquí, cada uno de los selectores 138-1 al 138-N es un primer circuito selector 2:1 que tiene, como una primera entrada del mismo, una primera corriente de transporte construida por un circuito 140-1 al 140-N de la Audio Engineering Society (AES), respectivamente, y como una segunda entrada del mismo, una segunda corriente de transporte construida de una corriente de datos de audio digital decodificada que se conforma con la norma de audio digital de multicanal (MADI) por un circuito 142-1 al 42-N de entrada MADI, respectivamente. Cada uno de los primeros circuitos 138-1 al 138-N del selector también incluye una entrada de control (no mostrada) para seleccionar entre las dos corrientes de transporte. La salida de la corriente de transporte de cada uno de los primeros circuitos 138-1 al 138-N del selector se alimenta con un lado de entrada de un motor 144 de enrutamiento, un puerto 276 de expansión de transmisión (o TX), un primer puerto 278 de expansión receptor (o RX), un segundo puerto 280 de expansión receptor, y un tercer puerto 282 de expansión receptor, de la primera matriz 102a del enrutador. Por el término puerto de expansión "transmisor" se tiene la intención de referirse a un puerto de expansión desde el cual se transmiten los datos a un destino seleccionado. De manera similar, por el término puerto de expansión "receptor" se tiene la intención de referirse a un puerto de expansión que recibe los datos desde el destino. En un sentido amplio, el puerto 276 de expansión transmisor de la primera matriz 102a del enrutador está compuesto de un sub-sistema de memoria en donde las corrientes de transporte recibidas desde los primeros circuitos 138-1 al 138-N del selector del primer componente 102 del enrutador de transmisión se memorizan antes de transferirse a diferentes destinos y un sub-sistema procesador para controlar la transferencia de las corrientes de transporte recibidas desde los primeros circuitos 138-1 al 138-N del selector a un puerto de expansión receptor de la primera matriz 104a del enrutador del segundo componente 104 del enrutador de transmisión, la primera matriz 106a del enrutador del tercer componente 106 del enrutador de transmisión y la primera matriz 108a del enrutador del cuarto componente 108 del enrutador de transmisión. En forma contraria, cada uno del primer, segundo y tercer puertos de expansión 278, 280 y 282 de la primera matriz 102a del enrutador, en un sentido amplio, están compuestos de un sub-sistema de memoria en donde las corrientes de transporte recibidas desde un puerto de expansión transmisor de la primera matriz del enrutador de otro componente del enrutador de transmisión se pueden memorizar antes de la transferencia a su destino final y un sub-sistema procesador para controlar la transferencia de las corrientes de transporte de entrada recibidas desde el puerto de expansión transmisor de la primera matriz del enrutador de otro componente del enrutador de transmisión con las entradas del motor 144 de enrutamiento de la primera matriz 102a del enrutador del primer componente 102 del enrutador de transmisión. Desde los primeros circuitos 138-1 al 138-N del selector, las corrientes de transporte 1 a la N contienen información extraídas desde la entrada 1-32N AES y/o las entradas 1-N MADI se transmiten al motor 144 de enrutamiento y al puerto 276 de expansión transmisor. Desde el puerto 276 de expansión transmisor, las corrientes 1 a la N de transporte de entrada se envían a la primera matriz 104a del enrutador del segundo componente 104 del enrutador de transmisión sobre el enlace 110, a la primera matriz 106a del enrutador del tercer enrutador 106 de transmisión sobre el enlace 112 y a la primera matriz 108a del enrutador del cuarto enrutador 108 de transmisión sobre el enlace 114. De regreso, se transmiten las corrientes N + 1 a la 2N de transporte de entrada desde el puerto de expansión transmisor de la primera matriz 104a del enrutador del segundo componente 104 del enrutador de transmisión, al primer puerto 278 de expansión receptor sobre el enlace 110, las corrientes 2N + 1 a la 3N de transporte de entrada se transmiten desde el puerto de expansión transmisor de la primera matriz 106a del enrutador del tercer componente 106 del enrutador de transmisión, al segundo puerto 280 de expansión receptor sobre el enlace 112, y las corrientes 3N + 1 a la 4N de transporte de entrada se transmiten desde el puerto de expansión transmisor de la primera matriz 108a del enrutador del cuarto componente 108 del enrutador de transmisión para el tercer puerto 282 de expansión receptor sobre el enlace 114. Por último, las corrientes N + 1 a la 2N, 2N + 1 a la 3N y 3N + 1 a la 4N de transporte de entrada se introducen por el primer, segundo y tercer puertos 278, 280 y 282 de expansión receptores, respectivamente, al motor 144 de enrutamiento. Como se estableció antes, la primera y segunda matrices 102a y 102b del enrutador son matrices redundantes una con relación a la otra. Para funcionar de esta manera, el motor 152 de enrutamiento de la segunda matriz 102b del enrutador debe tener el mismo grupo de corrientes de transporte de entrada que el motor 144 de enrutamiento. De conformidad con esto, en la forma antes descrita, las corrientes de transporte seleccionadas emitidas a cada uno de ios primeros circuitos 138-1 al 138-N del selector también se alimentan a un lado de entrada del motor 152 de enrutamiento así como a un puerto 284 transmisor. De manera similar, las corrientes de transporte alimentadas al primer puerto 278 de expansión receptor, el segundo puerto 290 de expansión receptor, y el tercer puerto 282 de expansión receptor también se alimentan a un primer puerto 286 de expansión receptor, a un segundo puerto 288 de expansión receptor y a un tercer puerto 290 de expansión receptor, respectivamente, de la segunda matriz 102b del enrutador. En un sentido amplio, el puerto 284 de expansión transmisor de la segunda matriz 102b del enrutador está compuesto de un sub-sistema de memoria en donde las corrientes de transporte recibidas desde los primeros circuitos 138-1 al 138-N del selector del primer componente 102 del enrutador de transmisión se memorizan antes de transferirse a diferentes destinos y un sub-sistema procesador para controlar la transferencia de las corrientes de transporte recibidas desde los primeros circuitos 138-1 al 138-N del selector a un puerto de expansión receptor de la segunda matriz 104b del enrutador del segundo componente 104 del enrutador de transmisión, la segunda matriz 106b del enrutador del tercer componente 106 del enrutador de transmisión y la segunda matriz 108b del enrutador del cuarto componente 108 del enrutador. En forma contraria, cada uno del primer, segundo y tercer puertos de expansión 286, 288 y 290 de la segunda matriz 102b del enrutador, en un sentido amplio, están compuestos de un sub-sistema de memoria en donde las corrientes de transporte recibidas desde un puerto de expansión transmisor de la primera matriz del enrutador de otro componente del enrutador de transmisión se pueden memorizar antes de la transferencia a su destino final y un sub-sistema procesador para controlar la transferencia de las corrientes de transporte de entrada recibidas desde el puerto de expansión transmisor de la primera matriz del enrutador de otro componente del enrutador de transmisión con las entradas del motor 152 de enrutamiento de la segunda matriz 102b del enrutador del primer componente 102 del enrutador de transmisión. Desde los primeros circuitos 138-1 al 138-N del selector, las corrientes de transporte 1 a la N se transmiten al motor 152 de enrutamiento y al puerto 284 de expansión transmisor. Desde el puerto 284 de expansión transmisor, las corrientes 1 a la N de transporte de entrada se envían a la segunda matriz 104b del enrutador de transmisión del segundo componente 104 del enrutador de transmisión sobre el enlace 122, a la segunda matriz 106b del enrutador del tercer enrutador 106 de transmisión sobre el enlace 124 y a la segunda matriz 108b del enrutador de transmisión del cuarto enrutador 108 de transmisión sobre el enlace 126. De regreso, se transmiten las corrientes N + 1 a la 2N de transporte de entrada desde el puerto de expansión transmisor de la segunda matriz 104b del enrutador del segundo componente 104 del enrutador de transmisión, al tercer puerto 290 de expansión receptor sobre el enlace 122, las corrientes 2N + 1 a la 3N de transporte de entrada se transmiten desde el puerto de expansión transmisor de la segunda matriz 106b del enrutador del tercer componente 106 del enrutador de transmisión, al segundo puerto 288 de expansión receptor sobre el enlace 124, y las corrientes 3N + 1 a la 4N de transporte de entrada se transmiten desde el puerto de expansión transmisor de la segunda matriz 108b del enrutador del cuarto componente 108 del enrutador para el puerto 288 de expansión receptor sobre el enlace 126. Desde el tercer, segundo y primero puertos 290, 288 y 286 de expansión receptor, las corrientes N + 1 a la 2N, 2N + 1 a la 3N y 3N + 1 a la 4N de transporte de entrada se transmiten por el primer, segundo y tercer puertos 290, 288 y 286 de expansión receptores, respectivamente, al motor 154 de enrutamiento. Residiendo dentro del motor 144 de enrutamiento de la primera matriz 102a del enrutador se encuentra un medio de conmutación para asignar a cualquiera de las corrientes AES 4N recibidas como entradas al motor 144 de enrutamiento a cualquiera de las líneas de salida M del motor 144 de enrutamiento. También, se contempla que el motor 144 de enrutamiento se puede incorporar en software, por ejemplo, como una serie de instrucciones, en hardware, por ejemplo, como una serie de circuitos lógicos, o en una combinación de los mismos. De manera similar, dentro del motor 152 de enrutamiento de la segunda matriz 102b del enrutador se encuentra un medio de conmutación para asignar cualquiera de las corrientes AES de entrada 4N como entradas para el motor 152 de enrutamiento con cualquiera de las líneas de salida M del motor 152 de enrutamiento. Otra vez, se contempla que el motor de enrutamiento 152 se puede incorporar en software, hardware o en una combinación de los mismos. Cada una de las corrientes AES 1 a la M emitidas a los motores de enrutamiento 144 y 152 de la primera y segunda matrices 102a y 102b de enrutamiento, respectivamente, del primer componente 102 del enrutador de transmisión se propagan a uno correspondiente de los segundos circuitos 160-1 al 160-M del selector. Los segundos circuitos 160-1 al 160-M del selector, colectivamente determinan si las corrientes AES 1 a la M emitidas al motor 144 de enrutamiento de la primera matriz 102a del enrutador o las corrientes AES 1 a la M emitidas al motor 152 de enrutamiento de la segunda matriz 102b de enrutamiento deben ser la salida del primer componente 102 del enrutador de transmisión. Cada uno de los segundos circuitos 160-1 al 160-M del selector comparten una entrada de control común (no mostrada) para seleccionar si las corrientes AES emitidas al motor 144 de enrutamiento o las corrientes AES emitidas al motor 152 de enrutamiento deben pasar por los segundos circuitos 160-1 al 160-M del selector. Desde los segundos circuitos 160-1 al 160-M del selector, las corrientes AES seleccionadas se propagan a uno respectivo de los circuitos 162-1 al 162-M de duplicación de información. A su vez, los circuitos 162-1 al 162-M de duplicación de información pasan las corriente AES recibidas a cualquiera de los circuitos 164-1 al 164-M de salida AES o a los circuitos 166-1 al 166-M de salida MADl, para codificar y emitir desde el primer componente 102 del enrutador de transmisión. De manera similar, cuando las corrientes de información recibidas fueron corrientes MADI, también pueden pasar a cualquiera de los circuitos 164-1 al 164-M de salida AES o a los circuitos 166-1 al 166-M de salida MADI para codificar y emitir desde el primer componente 102 del enrutador de transmisión. Con referencia ahora a la Figura 3, los circuitos 140-1 al 140-N de entrada AES, serán ahora descritos con más detalle. La Figura 3 muestra el circuito 140-1 de entrada AES. Los circuitos AES de entrada restantes, específicamente, los circuitos 140-2 al 140-N de entrada AES se configuran de manera similar que el circuito 140-1 de entrada AES y no necesita describirse con más detalle. Como se puede observar, el circuito 140-1 de entrada AES incluye circuitos 296-1 al 296-32 decodificadores de bi-fase AES y un multiplexor 295 de corriente de transporte. La entrada de cada uno de los circuitos 296-1 al 296-32 decodificadores de bi-fase AES es una corriente de datos de audio digital de entrada, respectiva, la cual se conforma con la norma AES-3 y origina una fuente de señal (no mostrada). Como será descrito más detalladamente, los circuitos 296-1 al 296-32 decodificadores de bi fase AES decodifican la entrada de la corriente de datos de audio digital de entrada respectiva en los mismos. Las 32 corrientes de datos de audio digital de entrada resultantes producidas por los circuitos 296-1 al 296-32 decodificadores bi-fase AES se introducen al multiplexor 295 de corriente de transporte, el cual construye, desde las 32 corrientes de datos de audio digital de entrada decodificadas, una corriente de transporte de entrada que se pasa al circuito 138-1 del selector.

Los circuitos 296-1 al 296-32 decodif icadores bi-fase AES serán ahora descritos con más detalle. La Figura 4 muestra el circuito 296-1 decodificador bi-fase AES. Los circuitos decodificadores bi-fase AES restantes, específicamente, los circuitos 296-2 al 296-32 decodificadores bi-fase AES se configuran de manera similar al circuito 296-1 decodificador bi-fase AES y no necesitan describirse con más detalle. Como se explicará a continuación, el decodificador 296-1 bi-fase AES funciona al utilizar un reloj rápido para muestrear una corriente de datos entrante, aquí, la corriente de datos de audio digital en serie AES. Con el fin de decodificar la corriente de datos de audio digital en serie AES, el decodificador 296-1 bi-fase AES también requiere un tiempo de bit calculado. Como se utiliza aquí, el término "reloj rápido" se refiere a un reloj que tiene una frecuencia de por lo menos veinte veces más rápida que la frecuencia de la corriente de datos de audio digital AES entrante. El término "tiempo de bits" por otra parte, se refiere al número de relojes rápidos que se presentan durante un bit típico de la corriente de datos de audio digital AES entrante. Como se describe aquí, se contempla que el decodificador 296-1 bi-fase AES puede operar en dos modos. En el primer modo, el tiempo de bit se selecciona por el usuario para dirigir la entrada al circuito 298 lógico, mientras en el segundo modo, el tiempo de bit se genera automáticamente desde la corriente de datos de audio digital en serie entrante.

Como se puede observar en la Figura 4, el decodificador 296-1 bi-fase AES está compuesto de un circuito 297 de extracción de tiempo, un circuito 298 lógico de decodificación, un calculador 300 de tiempo de bit y un almacenamiento de datos con tamaño apropiado, por ejemplo, una memoria 302 primera entrada-primera salida (FIFO) asincrona. El decodificador 296-1 bi-fase AES recibe la corriente de datos de audio digital en serie de datos AES desde la entrada 140-1 AES. Dentro del decodificador 296-1 bi-fase AES, la corriente de datos de audio digital en serie AES se enruta a cada uno del circuito 297 de extracción de tiempo, al circuito 298 lógico de decodificación, y al calculador de tiempo 300. El circuito 297 de extracción de tiempo extrae cierta información de tiempo, específicamente, el número de relojes rápidos que separan los preámbulos sucesivos desde la segunda corriente de datos de audio digital en serie. El circuito 297 de extracción de tiempo entonces pasa la información de tiempo extraída al circuito 298 lógico de decodificación para decodificar la corriente de datos de audio digital en serie AES. Otros detalles con respecto a la operación del circuito 297 de extracción de tiempo, se establecen con más detalle en la Solicitud de Patente de Estados Unidos No. de serie 10/ (referencia del abogado No. IU020254), y previamente incorporada como referencia. Además de pasar la información de tiempo extraída al circuito 298 lógico de decodificación, el circuito 297 de extracción de tiempo también pasa la información de tiempo extraída al circuito selector (no mostrado), que tiene una entrada de control enlazada con la entrada de control para el circuito 138-1 del selector, el cual selecciona la información de tiempo extraída desde la corriente de datos de audio digital en serie AES en la entrada 140-1 o la información de tiempo extraída desde la corriente de datos de audio digital en serie AES en la entrada 142-1 para enviarla a los motores 144 y 152 de enrutamiento. Cuando el decodif ¡cador 296-1 bi-fase AES opera en el segundo modo, el calculador 300 de tiempo de bit determinará el tiempo de bit calculado desde la corriente de datos de audio digital en serie AES. Con referencia momentánea a la Figura 5, el método mediante el cual el calculador 300 determina el tiempo de bit calculado será descrito con más detalle. En un aspecto, el calculador 300 de tiempo de bit puede ser un componente electrónico separado con suficiente capacidad de procesamiento para ejecutar el algoritmo aquí descrito. De manera alternativa, el calculador 300 de tiempo de bit puede incorporarse físicamente, junto con cualquier número de componentes del decodificador 296-1 bi-fase AES en una única unidad procesadora que ejecutará el algoritmo descrito como una sub-rutina del mismo. El método para determinar el tiempo de bit calculado empieza en e! paso 304, y en el paso 306, la corriente de datos de audio digital en serie recibida por el calculador 300 de tiempo de bits se examina y se identifican los tiempos más largos y más cortos entre las transiciones sucesivas en la corriente entrante. En el paso 308, el valor "largo" se ajusta con la duración del impulso que tiene el tiempo más largo entre las transiciones, mientras que el valor "corto" se ajusta con la duración del impulso que tiene el tiempo más corto entre las transiciones. Después, en el paso 310, se seleccionan los valores máximo y mínimo para la ventana del tiempo de bits como sigue: Ventana de bit (min) = 1.5 (corto); y Ventana de bit (max) = largo -0.5 (corto). Se debe notar que este proceso identificará una ventana de tiempo de bit aun cuando la corriente de datos de audio digital en serie recibida contenga solamente cero. Más específicamente, como será descrito con más detalle en la Tabla 1, a continuación, cada sub-cuadro de datos está encabezado con un preámbulo compuesto de cuatro impulsos de duración irregular. De este modo, aun en ausencia de cualquier dato contenido dentro de la corriente de datos de audio digital en serie recibida, los valores mínimo y máximo para la ventana del tiempo de bit se puede calcular de los tiempos entre las transiciones que forman los impulsos del preámbulo. Habiendo definido una ventana de tiempo de bit, el método avanza al paso 312, en donde se examina otra vez la corriente de datos de audio digital en serie, esta vez para las transiciones sucesivas que se ajustan dentro de la ventana definida. Luego de la detección de un impulso que tiene una duración que se ajusta dentro de la ventana de tiempo de bits, la duración del impulso detectado se carga en un promediador (no mostrado) en el paso 314, y en el paso 316, el promediador calcula, desde los múltiples impulsos detectados un promedio que corre 32 muestras como sigue: AVE(o) = X(o) + X(-D + X(-2) + X(-3) + ·¦· X(-3i)/32; en donde X es la duración de un impulso detectado que se ajusta dentro de la ventana definida; y AVE(o) es la duración de tiempo de bit calculada. Para detecciones posteriores de un impulso que ajusta dentro de la ventana definida, la duración del tiempo de bit calculado se calcula como sigue: AVE(0) = (X(o)/32) + AVE ) - (X(.32,/32). De este modo, la duración del tiempo de bit calculada para cada impulso detectado después y cada cálculo posterior, la duración del impulso detectado posteriormente se utiliza en lugar del impulso anterior previamente utilizado para calcular la duración de tiempo de bit calculada. Luego del cálculo (o re-cálculo, según sea apropiado) del tiempo de bit calculado, el calculador 300 de tiempo de bit envía el valor calculado al circuito 298 lógico de decodificación, en donde se utiliza, en la forma descrita a continuación, por el circuito 298 lógico de decodificación para decodificar la corriente de datos de audio digital en serie AES recibida. Se debe notar que , con el uso de un promedio actual para la duración de tiempo de bit calculada, los pequeños cambios, típicamente provocados por una vibración rápida, se atenúan, pero los cambios más marcados, típicamente provocados por una operación poco estable o de mucha velocidad, se rastrean. De manera alternativa, el promedio de la duración de tiempo de bit calculada se puede pre-cargar. De este modo, un valor pre-cargado se inserta para todas las 32 muestras. Al combinar el uso de un valor pre-cargado con una circuitería para vigilar la pérdida o el re-establecimiento de señal, el decodificador 296-1 bi-fase AES puede ajusfar rápidamente una nueva señal de una diferente velocidad de muestreo. Por ejemplo, luego de la detección de una nueva señal por la circuitería de re-establecimiento de señal antes mencionada, el calculador 300 de tiempo de bit puede determinar una nueva ventana de tiempo de bit para la nueva señal y, luego de la detección de un primer impulso que ajusta dentro de la ventana de tiempo de bit recién determinada, se inserta la duración del impulso detectado como un valor pre-cargado para todas las 32 muestras. Antes de proporcionar otros detalles de la operación del decodificador 296-1 bi-fase AES, ilustrado en la Figura 4, se proporciona una breve descripción de la norma AES para las señales de audio digital en serie. De conformidad con la norma AES, la información se lleva en una estructura fija conocida como sub-cuadro. Una secuencia de dos sub-cuadros asociados y sucesivos es un cuadro y un grupo de 192 cuadros consecutivos es un bloque. Un sub-cuadro, más específicamente, en la Figura 6 se ilustra el sub-cuadro 320. El sub-cuadro 320 está compuesto de 32 ranuras de tiempo. Las ranuras 0 a la 3 de tiempo llevan un preámbulo 322 para el sub-cuadro 320. Las ranuras 4 a la 27 de tiempo llevan una palabra muestra de audio en una representación complementaria de 2. Cuando se utiliza un intervalo de codificación de 24 bits, el bit menos importante ("LSB") está en la ranura 4 de tiempo. Cuando, como se ilustra en la Figura 6, un intervalo de codificación de 20 bits es suficiente, las ranuras 8 a la 27 de tiempo llevan la palabra 326 de muestra de audio con el LSB en la ranura 8 de tiempo. Las ranuras 4 a la 7 de tiempo pueden ser utilizadas para otras aplicaciones y típicamente se designan como bits 324 auxiliares. La ranura 28 de tiempo lleva un bit 328 de validez para la palabra 326 de muestra de audio. La ranura 29 de tiempo lleva el bit 330 de datos del usuario para el canal de datos del usuario asociado con el canal de audio transmitido en el sub-cuadro 320. La ranura 30 de tiempo lleva un bit 332 de estado de canal de la información de estado de canal asociada con el canal de audio transmitida en el mismo sub-cuadro 320. La ranura 31 de tiempo lleva un bit 334 de paridad de modo que las ranuras 4 a la 31 de tiempo también llevará un número par de unos y un número par de ceros. También de conformidad con la norma AES, el preámbulo 322 para el sub-cuadro 320 puede ser uno de tres tipos - "X", "Y" o "Z". El primer sub-cuadro de un cuadro normalmente empieza con el preámbulo "X". Para definir la estructura de bloque utilizada para organizar la información de estado de canal, el preámbulo cambia a un preámbulo "Z" una vez cada 192 cuadros. El segundo sub-cuadro del cuadro, por otra parte, siempre empieza con el preámbulo "Y". Por ejemplo, la Figura 7 ilustra una corriente de datos AES que incluye el primer, segundo y terc'er cuadros 338, 340 y 342. El cuadro 338 es el cuadro 192° del bloque 344 de datos. De conformidad con esto, el primer sub-cuadro 346 del cuadro 338 se encabeza por un preámbulo 348 tipo "X" mientras el segundo sub-cuadro 350 del cuadro 338 se encabeza con un preámbulo 352 tipo "Y". En forma contraria, el cuadro 340 es el primer cuadro del bloque 354 de datos. De conformidad con esto, el primer sub-cuadro 356 del cuadro 340 se encabeza por un preámbulo 358 tipo "Z", mientras el segundo sub-cuadro 360 del cuadro 340 se encabeza por un preámbulo 362 tipo "Y". Por último, el cuadro 342 es el segundo cuadro del bloque 354 de datos. De conformidad con esto, el primer sub-cuadro 364 del cuadro 342 se encabeza por un preámbulo 366 tipo "X" mientras el segundo sub-cuadro 368 del cuadro 342 se encabeza por un preámbulo 370 tipo "Y". Ya sea que haya sido generado por el calculador 300 de tiempo de bits o de otra forma proporcione el circuito 298 lógico de decodificación, el circuito 298 lógico de decodificación utiliza el tiempo de bit calculado para generar una ventana 372 de tiempo ilustrada en forma de diagrama en la Figura 8. La ventana 372 de tiempo incluye una primera sub-ventana 374 (o unos), una segunda sub-ventana 376 (o unos/ceros), una tercera sub-ventana 378 (o preámbulo) y una cuarta sub-ventana 380 (o fuera de intervalo). Para producir la ventana 372 de tiempo, cada una de la primera, segunda y tercera sub-ventanas 374, 376 y 378 tienen el tamaño para tener una duración de ½ tiempo de bits. De conformidad con esto, el límite 376a superior de la segunda sub-ventana 376 es 1¼ de los tiempos de bits, mientras el límite inferior 376b de la segunda sub-ventana 376 es ¾ tiempos de bits. De manera similar, el límite superior 374a de la primera sub-ventana 374 será de ¾ de los tiempos de bits, el límite inferior 374b de la primera sub-ventana 374 es ¼ tiempos de bits, el límite inferior 378b de la tercera sub-ventana 378 será 1¼ tiempos de bits y el límite superior 378a de la tercera sub-ventana 378 será de 1¾ tiempos de bits. Por último, la cuarta sub-ventana abarcará todos los tiempos de bits por debajo de ¼ de tiempos de bits. Como se describirá más adelante, la ventana 372 de tiempo se utiliza para decodificar la corriente de datos de audio digital en serie introducida en el circuito 298 lógico. Sin embargo, brevemente, la corriente de datos de audio digital en serie entrante es superpuesta contra la ventana 372 de tiempo y con base en cuál de las sub-ventanas 374, 376, 378 ó 378 en que se ubiquen las transiciones en la corriente de datos de audio digital en serie entrante, el circuito 298 lógico toma ciertas decisiones con respecto a la decodificación de la corriente de datos de audio digital en serie.

Es posible tanto identificar los preámbulos en la corriente de datos de audio digital en serie entrante como identificar el tipo de preámbulo que llega debido a la manera particular en que se codifica el preámbulo. Como se describe con más detalle en la Solicitud de Patente de Estados Unidos No. de serie 10/ (referencia del abogado No. IU020157), mientras el preámbulo para cada sub-cuadro de las corrientes 1 a la 4N de datos de audio digital de entrada es de 4 bits de largo, y tiene por lo tanto, una duración de 4 tiempos de bits, los preámbulos se codifican como una serie de cuatro impulsos de duración irregular, cuya longitud se describe en la Tabla 1.

Con referencia ahora a la Figura 9, se describirá el proceso mediante el cual el circuito 298 lógico de decodificación decodifica la corriente de datos de audio digital en serie AES. El circuito 298 lógico de decodificación está compuesta de un lógico de combinación configurado para ejecutar el diagrama 382 de estado. El proceso comienza en la etapa 384 con el circuito 298 lógico que espera la detección de una primera transición en la corriente de datos de audio digital en serie entrante. Luego de la detección de la primera transición, el proceso avanza a la etapa 386, en donde el circuito 296 lógico empieza a medir el tiempo que separa la primera transición y la transición posterior en la corriente de datos de audio digital en serie entrante. Luego de la detección de la transición posterior, el tiempo que separa la primera transición y la transición posterior se compara con la ventana 372 de tiempo. Cuando el tiempo que separa las transiciones está en la primera sub-ventana 374, el proceso avanza a la etapa 388, en donde el circuito 298 lógico de decodificación determina que el impulso detectado en un "1" lógico. Sin embargo cuando el tiempo que separa las transiciones está en la segunda sub-ventana 376, el proceso avanza a la etapa 390, en donde el circuito 298 lógico de decodificación determina que el impulso detectado "puede ser" un 0 lógico. Cuando el tiempo que separa las transiciones está en la tercera sub-ventana 378, ei proceso avanza a la etapa 392, en donde el circuito lógico 298 de decodificación determina que el impulso detectado "puede ser " un preámbulo. Por último, cuando el tiempo que separa las transiciones está en la cuarta sub-ventana 380, el proceso avanza a la etapa 394, en donde el circuito 298 lógico de decodificación determina que ha ocurrido un error ya que el impulso detectado no se puede decodificar. El circuito 298 lógico de decodificación entonces re-ajustará el proceso de decodificación, decidirá si es necesario volver a medir el tiempo de bit calculado, volver a medir el tiempo de bit si se considera necesario y después regresar a la etapa 384 para esperar la siguiente transición. Otra vez con referencia a la etapa 392, el circuito 298 lógico de decodificación entonces espera la detección de una siguiente transición. Cuando el tiempo que separa la transición que permitió que el proceso avanzara a la etapa 392 y la siguiente transición se ubica en la tercera sub-ventana 378, el proceso entonces avanza a la etapa 396, en donde el circuito 298 lógico de decodificación determina que el preámbulo "puede ser" un preámbulo "X". Sin embargo, cuando la siguiente transición se ubica en la segunda sub-ventana 376, el proceso avanzará a la etapa 398, en donde el circuito 298 lógico de decodificación determinará que el preámbulo "puede ser" un preámbulo "Y". Por último, cuando la siguiente transición está ubicada en la primera sub-ventana 374, el proceso avanzará a la etapa 400, en donde el circuito 298 lógico de decodificación determinará que el preámbulo "puede ser" un preámbulo "Z". Por supuesto, cuando la siguiente transición se ubica en la cuarta sub-ventana 380, el proceso avanzará a la etapa 394, en donde el circuito 298 lógico de decodificación otra vez determina que el impulso detectado no se puede decodificar. El circuito 298 lógico de decodificación entonces re-ajustará el proceso de decodificación, decidirá si es necesario volver a medir el tiempo de bit calculado, volver el tiempo de bit calculado cuando se considere necesario y regresar a la etapa 384 para esperar la siguiente transición. Con referencia otra vez a la etapa 396, el circuito 298 lógico de decodificación entonces espera la detección de una siguiente transición. Cuando el tiempo que separa la transición que permitió que el proceso avanzara a la etapa 396, y la siguiente transición se ubica en la primera sub-ventana 374, el proceso avanzará a la etapa 402, en donde el circuito 298 lógico de decodificación determinará que el preámbulo es "más probable" que sea un preámbulo "X". Sin embargo, cuando la siguiente transición se ubica en cualquiera de la segunda, tercera o cuarta sub-ventanas 376, 378 ó 380, el proceso avanzará, por una línea de transición no mostrada para facilidad de ilustración, a la etapa 394, en donde el circuito 298 lógico de decodificación determinará otra vez que el impulso detectado no se puede decodificar. El circuito 298 lógico de decodificación entonces re-ajuste el proceso de decodificación, decide si es necesario volver a medir el tiempo de bit calculado, volver a medir el tiempo de bit calculado si se considera necesario y regresar a la etapa 384 para esperar la siguiente transición. De manera similar, de la etapa 398, el circuito 298 lógico de decodificación entonces espera la detección de la siguiente transición. Cuando el tiempo que separa la transición que permitió que el proceso avanzara a la etapa 398, y la transición se ubica en la primera sub-ventana 374, el proceso avanzará a la etapa 404, en donde el circuito 298 lógico de decodificación determinará que el preámbulo es "más probable" que sea un preámbulo "Y". Sin embargo, cuando la siguiente transición se ubica en cualquiera de la segunda, tercera o cuarta sub-ventanas 376, 378 ó 380, el proceso avanzará, por una línea de transición no mostrada para facilidad de ilustración, a la etapa 394, en donde el circuito 298 lógico de decodificación determinará otra vez que la transición detectada no se puede decodificar. El circuito 298 lógico de decodificación entonces re-ajuste el proceso de decodificación, decide si es necesario volver a medir el tiempo de bit calculado, volver a medir el tiempo de bit calculado si se considera necesario y regresar a la etapa 384 para esperar la siguiente transición. De manera similar, de la etapa 400, el circuito 298 lógico de decodificación entonces espera la detección de la siguiente transición. Cuando el tiempo que separa la transición que permitió que el proceso avanzara a la etapa 400, y la transición se ubica en la primera sub-ventana 374, el proceso avanzará a la etapa 406, en donde el circuito 298 lógico de decodificación determinará que el preámbulo es "más probable" que sea un preámbulo "Z". Sin embargo, cuando la siguiente transición se ubica en cualquiera de la segunda, tercera o cuarta sub-ventanas 376, 378 ó 380, el proceso avanzara a la etapa 394, en donde el circuito 298 lógico de decodificación determinará otra vez que la transición detectada no se puede decodificar. El circuito 298 lógico de decodificación entonces re-ajuste el proceso de decodificación, decide si es necesario volver a medir el tiempo de bit calculado, volver a medir el tiempo de bit calculado si se considera necesario y regresar a la etapa 384 para esperar la siguiente transición. Con referencia otra vez a la etapa 402, el circuito 298 lógico de decodificación entonces espera la detección de una siguiente transición. Cuando el tiempo que separa la transición que permitió que el proceso avanzara a la etapa 402, y la siguiente transición se ubica en la primera sub-ventana 374, el proceso avanzará a la etapa 408, en donde el circuito 298 lógico de decodificación determinará que el preámbulo es un preámbulo "X". Sin embargo, cuando la siguiente transición se ubica en cualquiera de la segunda, tercera o cuarta sub-ventanas 376, 378 ó 380, el proceso avanzará, por una línea de transición no mostrada para facilidad de ilustración, a la etapa 394, en donde el circuito 298 lógico de decodificación determinará otra vez que la transición detectada no se puede decodificar. El circuito 298 lógico de decodificación entonces re-ajuste el proceso de decodificación, decide si es necesario volver a medir el tiempo de bit calculado, volver a medir el tiempo de bit calculado si se considera necesario y regresar a la etapa 384 para esperar la siguiente transición. De manera similar, de la etapa 404, el circuito 298 lógico de decodificación entonces espera la detección de la siguiente transición. Cuando el tiempo que separa la transición que permitió que el proceso avanzara a la etapa 404, y la transición se ubica en la segunda sub-ventana 376, el proceso avanzará a la etapa 410, en donde el circuito 298 lógico de decodificación determinará que el preámbulo es un preámbulo "Y". Sin embargo, cuando la siguiente transición se ubica en cualquiera de la primera, tercera o cuarta sub-ventanas 374, 378 ó 380, el proceso avanzará, por una línea de transición no mostrada para facilidad de ilustración, a la etapa 394, en donde el circuito 298 lógico de decodificación determinará otra vez que la transición detectada no se puede decodificar. El circuito 298 lógico de decodifícación entonces reajuste el proceso de decodificación, decide si es necesario volver a medir el tiempo de bit calculado, volver a medir el tiempo de bit calculado si se considera necesario y regresar a la etapa 384 para esperar la siguiente transición. Por último, de la etapa 406, el circuito 298 lógico de decodificación entonces espera la detección de la siguiente transición. Cuando el tiempo que separa la transición que permitió que el proceso avanzara a la etapa 406, y la transición se ubica en la tercera sub-ventana 378, el proceso avanzará a la etapa 412, en donde el circuito 298 lógico de decodificación determinará que el preámbulo es un preámbulo "Z". Sin embargo, cuando la siguiente transición se ubica en la cuarta sub-ventana 380, el proceso avanzara a la etapa 394, en donde el circuito 298 lógico de decodificación determinará otra vez que la transición detectada no se puede decodificar. El circuito 298 lógico de decodificación entonces re-ajuste el proceso de decodificación, decide si es necesario volver a medir el tiempo de bit calculado, volver a medir el tiempo de bit calculado si se considera necesario y regresar a la etapa 384 para esperar la siguiente transición. Después de concluir que el preámbulo es un preámbulo "X" en la etapa 408, un preámbulo "Y" en la etapa 410 o un preámbulo "Z" en la etapa 412, el proceso avanza a la etapa 414, en donde el circuito 298 lógico de decodificación transfiere el preámbulo a la memoria 302 FIFO que como se expone aquí, es un registro de 32 bits de ancho. Luego de comenzar la extracción de datos de audio digital desde la corriente de datos de audio digital en serie AES recibida, el circuito 298 lógico de decodificación colocará el primer preámbulo decodificado, típicamente, un preámbulo tipo "Z", dentro de los bits 31-28 de la memoria 302 FIFO. El proceso entonces regresa a la etapa 384, para esperar la siguiente transición. Luego de detectar otra transición, el proceso avanzará a la etapa 386, en donde el circuito 298 lógico de decodificación otra vez vuelve a medir el tiempo que separa la transición detectada y una transición posterior en la corriente de datos de audio digital en serie entrante. Luego de detectar la siguiente transición, el tiempo que separa la transición detectada y la transición posterior se compara con una ventana 372 de tiempo. Luego de detectar la transición posterior, el tiempo que separa la transición detectada y la transición posterior se compara con la ventana 372 de tiempo. Como se dijo antes, cuando el tiempo que separa las transiciones está en la primera sub-ventana 373, el proceso avanza a la etapa 388, en donde el circuito 298 lógico de decodificación determina que ei impulso detectado es un "1" lógico. El proceso entonces avanza a la etapa 414, en donde el circuito 298 lógico de decodificación transfiere los bits de datos decodificados dentro del bit 31 de la memoria 302 FIFO, por lo cual provoca que el primer preámbulo detectado se mueva dentro de los bits 30-27 de la memoria 302 FIFO. Sin embargo cuando el tiempo que separa las transiciones está en la segunda sub-ventana 374, también ya dicho, el proceso en su lugar, avanza a la etapa 390, en donde el circuito 298 lógico de decodificación determina que el impulso detectado "puede ser" un cero. El circuito 298 lógico de decodificación entonces espera la detección de la siguiente transición. Cuando el tiempo que separa la transición que permitió que el proceso avanzara a la etapa 390, y la siguiente transición se ubica en la segunda sub-ventana 376, el proceso avanzará a la etapa 416 en donde el circuito 298 lógico de decodificación concluirá que el bit de datos detectado es un "0" lógico. Sin embargo, cuando la siguiente transición se ubica en cualquiera de la primera, tercera y cuarta sub-ventanas 374, 378 ó 380, el proceso avanzará, por una línea de transición no mostrada para facilidad de ilustración, a la etapa 394 en donde el circuito 298 lógico de decodificación otra vez determina que la transición detectada no se puede decodificar. El circuito 298 lógico de decodificación entonces vuelve a ajustar el proceso de decodificación, decide si es necesario volver a medir el tiempo de bit calculado, volver a medir el tiempo de bit calculado si se considera necesario y regresar a la etapa 384 para esperar la siguiente transición. Luego de concluir que el bit de datos detectado es un "0" lógico en la etapa 416, ei proceso avanza a la etapa 414, en donde el circuito 298 lógico de decodificación transfiere los bits de datos decodif icados dentro del bit 31 de la memoria 302 FIFO, por lo cual provoca que el primer preámbulo detectado se mueva dentro de los bits 30-27 de la memoria 302 FIFO. El proceso entonces regresa a la etapa 384 para esperar la siguiente transición, procede a la etapa 386 luego de detectar la siguiente transición para empezar a medir el tiempo que separa la transición detectada y la transición posterior en la corriente de datos de audio digital en serie entrante y otra vez compara el tiempo que separa la transición detectada y la transición posterior con la ventana 372 de tiempo.

Como se describe con más detalle en la norma AES-3, en la codificación de bi-fase, cada bit a ser transmitido se representa por un símbolo que comprende dos estados binarios consecutivos. El primer estado del símbolo siempre es diferente al segundo estado del símbolo previo. Además, el segundo estado del símbolo es idéntico al primer estado del símbolo cuando el bit a ser transmitido es un "0" lógico. Sin embargo, el segundo estado del símbolo debe ser diferente al primer estado cuando el bit a ser transmitido es un "1" Lógico. De este modo, en la descripción anterior, de la identificación del bit de datos detectado como un "0" lógico, se debe notar que debido a que los datos se codifican en un "0" lógico, de bi-fase, se caracteriza por dos transiciones mientras que un "1" lógico está caracterizado por una sola transición. De este modo, mientras el circuito 298 lógico decodifica, en sucesión, los bits individuales de datos en la corriente recibida de los datos de audio digital AES en serie, cada bit será identificado como un "1" lógico, un "0" lógico o como parte de un preámbulo. Conforme se identifica cada bit de datos, se transfiere dentro del bit 31 de la memoria 302 FIFO, lo cual llena en forma gradual la FIFO 302 con un primer sub-cuadro de 32 bits de datos digitales AES. Cada vez que se identifica otro preámbulo, sin embargo, el circuito 298 lógico de decodificación concluye que ha iniciado a decodificar el siguiente sub-cuadro de 32 bits de los datos digitales AES. De conformidad con esto, los contenidos existentes de la FIFO 302 se sincronizan dentro del circuito 138-1 del selector y el preámbulo recién identificado se coloca dentro de los bits 31-28 de la FIFO 302, lo cual inicia el llenado de la FIFO 302 con el siguiente sub-cuadro de 32 bits de datos digitales AES. Por supuesto, independientemente de colocar cada sub-cuadro en la FIFO 302 es solamente un método apropiado. De manera alternativa, la FIFO con 64 bits de ancho con la capacidad de alojar ambos sub-cuadros se puede también utilizar. También se contempla que el decodificador 296-1 bi-fase AES también incluye una funcionalidad de seguro y re-medición. El seguro se logra cada vez que la funcionalidad determina que el tiempo de bit calculado es apropiado para usarse continuamente. Sin embargo, en forma periódica, el decodificador 296-1 bi-fase AES en su lugar, determinará que el tiempo de bit calculado no es adecuado para usarse y cuando el seguro y la funcionalidad de re-medición hace tal determinación, esto iniciará la re-medición del tiempo de bit calculado. Por ejemplo, la re-medición con frecuencia ocurrirá como parte del proceso de re-ajuste antes mencionado, que toma lugar durante la transición de la etapa 394 a la etapa 384. Esta funcionalidad de seguro y de re-medición es importante para ayudar al circuito 298 lógico de decodificación entrar en un estado válido. Por lo general, se contempla que el circuito 298 lógico de decodificación estará en un estado válido o inválido. En el estado válido, el circuito 298 lógico de decodificación lleva a cabo estar operaciones antes descritas con detalle. Sin embargo, cuando está en el estado inválido, el circuito 298 lógico de decodificación no llevará a cabo las operaciones mencionadas. Normalmente, el circuito 298 lógico de decodificación está en el estado válido. Cuando el motor 382 de estado entra en el estado 394 de error, sin embargo, el circuito 298 lógico de decodificación se conmuta a un estado inválido. El proceso de reajuste permite al circuito 298 lógico de decodificación re-entrar en un estado válido. De este modo, para re-entrar en el estado válido, el circuito 298 lógico de decodificación debe ejecutar el proceso de reajuste antes descrito. Como se estableció antes, el circuito 298 lógico de decodificación se configura para operar en un primer modo, en donde el tiempo de bit calculado se selecciona por el usuario para dirigir la entrada del circuito 298 lógico de decodificación o en un segundo modo en donde el tiempo de bit calculado generado en forma automática desde la corriente de datos de audio digital en serie AES, por ejemplo, por el calculador 300 de tiempo de bits. Más específicamente, para empezar el proceso de reajuste, el circuito 298 lógico de decodificación revisa su modo operativo y cuando opera en el segundo modo, instruye al calculador 300 de tiempo de bits para empezar la re-medición del tiempo de bit calculado con el uso del método previamente descrito con respecto a la Figura 4. El circuito 298 lógico de decodificación esperará la llegada del valor recién determinado para el tiempo de bit calculado. Sin embargo, cuando el circuito 298 lógico de decodificación opera en el primer modo, no es necesaria la re-medición (o en este caso, la medición del tiempo de bit calculado) en esta etapa del proceso de reajuste. Luego de la llegada del valor recién determinado para el tiempo de bit calculado desde el calculador 300 de tiempo de bit calculado, o cuando el circuito 298 lógico de decodificación opera en el primer modo, el circuito 298 lógico de decodificación esperará la llegada de un preámbulo. Después de que se detecta un preámbulo, el circuito 298 lógico de decodificación empezará a contar bits. Cuando no se detecta el siguiente preámbulo dentro de los 48 bits del preámbulo anterior detectado, se declarará un preámbulo faltante y el circuito 298 lógico de decodificación instruirá al calculador 300 de tiempo de bits para volver a determinar el tiempo de bit calculado (o cuando el circuito 298 lógico de decodificación opera en el primer modo, determina el tiempo de bit calculado). Sin embargo cuando se recibe el siguiente preámbulo dentro de la cuenta de bits antes mencionada, el circuito 298 lógico de decodificación asegurará un bit de seguro que indica que el decodif icador 296-1 bi-fase ha sido asegurado con el tiempo de bit corregido y al hacer esto, el circuito 298 lógico de decodificación re-entrará en un estado válido, lo cual completa el proceso de reajuste y permite la reanudación del proceso de decodificación antes mencionado. De este modo, dependiendo del modo operativo del circuito 298 lógico de decodificación y la capacidad del circuito 298 lógico de decodificación para pronosticar correctamente el tiempo de llegada de un preámbulo, el proceso de ajuste puede involucrar o no una re-determinación del tiempo de bit calculado. Sin embargo, el circuito 298 lógico de decodificación continúa revisando que cada preámbulo sucesivo sea recibido oportunamente y cuando el preámbulo no llega oportunamente, el circuito 298 lógico de decodificación desasegurará el bit de seguro, lo cual introduce el estado inválido e interrumpe el proceso de decodificación. Como antes, el circuito 298 lógico de decodificación instruirá al calculador 300 de tiempo de bit, re-determinar (o determinar) el tiempo de bit calculado, por lo cual permite el regreso al estado válido tan rápido como sea posible. Al hacer esto, un conmutador entre dos señales de la misma velocidad de muestra puede llevarse a cabo corriente arriba sin provocar una re-medición. Por supuesto, se debe notar que la cuenta de 48 bits (que es igual a permitir que llegue el 50% del preámbulo) expuesta aquí, es meramente ejemplificativa y son apropiadas otras cuentas de bits para los propósitos aquí expuestos.

De esta manera, se han descrito e ilustrado un decodificador bi-fase apropiado para utilizarse con enrutadores de transmisión y un método asociado para extraer sub-cuadros de datos de 32 bits de ancho desde una corriente de datos de audio digital AES-3 entrante. Por supuesto, aunque se han mostrado y descrito las modalidades preferidas de la invención, las personas experimentadas en la técnica pueden llevar a cabo varias modificaciones y cambios en la invención sin apartarse del espíritu y enseñanzas de la invención. De conformidad con esto, el alcance de protección no está limitado a las modalidades descritas aquí, sino más bien está limitado por las reivindicaciones que siguen.

Claims (22)

REIVINDICACIONES

1. Un método para extraer palabras de datos de audio digital de una corriente en serie de datos de audio digital, caracterizado porque comprende; construir una ventana (372) de transición desde un tiempo de bits calculado para la corriente en serie de datos de audio digital, la ventana (372) de transición tiene una sub-ventana (378) de preámbulo y por lo menos una sub-ventana (374-376) de datos; extraer múltiples palabras de datos de audio digital desde la corriente en serie del audio digital con base en la ubicación de cada transición en la corriente en serie de los datos de audio digital con relación a la sub-ventana (378) de preámbulo y la por lo menos una sub-ventana (374, 376) de datos de la ventana (372) de transición; cada una de las múltiples palabras de datos de audio digital extraída tiene un preámbulo que se puede identificar por una combinación de por lo menos una transición ubicada en la sub-ventana (378) de preámbulo de la ventana (372) de transición, y por lo menos una transición ubicada en la por lo menos una sub-ventana (374, 376) de datos de la ventana (372) de transición.

2. El método de conformidad con la reivindicación 1, caracterizado porque además comprende identificar las palabras de datos extraídas como teniendo un primer tipo de preámbulo cuando las palabras de datos extraídas tienen un par de transiciones sucesivo ubicadas en la sub-ventana (378) de preámbulo seguido por un par de transiciones sucesivas ubicadas en la por lo menos una sub-ventana (374, 376) de datos.

3. El método de conformidad con la reivindicación 2, caracterizado porque además comprende identificar las palabras de datos extraídas como teniendo un segundo tipo de preámbulo cuando las palabras de datos extraídas tiene un par de transiciones no sucesivo ubicadas en la sub-ventana (378) de preámbulo separadas por un par de transiciones sucesivas ubicadas en la por lo menos una sub-ventana (374, 376) de datos.

4. El método de conformidad con la reivindicación 3, caracterizado porque además comprende identificar las palabras de datos extraídas como teniendo un tercer tipo de preámbulo cuando las palabras de datos extraídas tienen una transición ubicada en la sub-ventana (378) de preámbulo, seguida por una primera, segunda y tercera transiciones ubicadas en la por lo menos una sub-ventana (374, 376) de datos.

5. El método de conformidad con la reivindicación 4, caracterizado porque la ventana (372) de transición se construye de tal forma que la sub-ventana (378) de preámbulo se extiende aproximadamente a 1¼ del tiempo del tiempo de bit calculado a aproximadamente 1¾ del tiempo del tiempo de bit calculado.

6. El método de conformidad con la reivindicación 5, caracterizado porque la ventana (372) de transición se construye de tal forma que la sub-ventana (374, 376) de datos se extiende aproximadamente a ¼ del tiempo del tiempo de bit calculado a aproximadamente 1¼ del tiempo del tiempo de bit calculado.

7. El método de conformidad con la reivindicación 4, caracterizado porque la ventana (372) de transición se construye de tal forma que la sub-ventana (374, 376) de datos incluye una primera sub-ventana (374) de datos que se extiende aproximadamente a ¼ del tiempo del tiempo de bit calculado a aproximadamente ¾ del tiempo del tiempo de bit calculado y una segunda sub-ventana (376) de datos que se extiende aproximadamente ¾ del tiempo del tiempo de bit calculado y aproximadamente 1¼ del tiempo de bit calculado.

8. El método de conformidad con la reivindicación 1, caracterizado porque el tiempo de bit calculado se deriva de la corriente en serie de datos de audio digital.

9. El método de conformidad con la reivindicación 8, caracterizado porque además comprende: calcular los tiempos mínimo y máximo de la ventana de bits; construir una ventana de bits de los tiempos mínimo y máximo de la ventana de bits; identificar las transiciones en la corriente en serie de los datos de audio digital que ocurren dentro de la ventana de bits construida; en donde el tiempo que separa el primer grupo de transiciones identificadas sucesivas es una primera medida del tiempo de bit calculado.

10. El método de conformidad con la reivindicación 9, caracterizado porque además comprende determinar el tiempo de bit calculado a partir de un promedio que corre de mediciones varias del tiempo de bit calculado.

11. Un método para extraer palabras de datos de audio digital de una corriente en serie de datos de audio digital, caracterizado porque comprende; construir una ventana (372) de transición desde un tiempo de bits calculado para la corriente en serie de datos de audio digital, la ventana de transición tiene una sub-ventana (378) de preámbulo y por lo menos una sub-ventana (374-376) de datos; muestrear la corriente en serie de datos de audio digital a una rápida velocidad de muestra; y extraer múltiples palabras de datos de audio digital desde la corriente en serie del audio digital con base en la ubicación de cada transición en la corriente en serie de los datos de audio digital con relación a la sub-ventana (378) de preámbulo y la por lo menos una sub-ventana (374, 376) de datos de la ventana (372) de transición;

12. El método de conformidad con la reivindicación 11, caracterizado porque la velocidad rápida de muestra es por lo menos aproximadamente veinte veces más rápida que la velocidad de datos para la corriente en serie de datos de audio digital.

13. El método de conformidad con la reivindicación 12, caracterizado porque la velocidad rápida de muestra se deriva de un reloj rápido que tiene una frecuencia de aproximadamente veinte veces más rápida que la frecuencia de la corriente en serie de datos digitales.

14. El método de conformidad con la reivindicación 13, caracterizado porque cada una de las múltiples palabras de datos de audio digital tiene un preámbulo que se puede identificar por una combinación de por lo menos una transición ubicada en la sub-ventana (378) de preámbulo de la ventana (372) de transición y por lo menos una transición ubicada en la por lo menos una sub-ventana (374. 376) de datos de la ventana (372) de transición.

15. El método de conformidad con la reivindicación 14, caracterizado porque además comprende identificar las palabras de datos extraídas como teniendo un primer tipo de preámbulo cuando las palabras de datos extraídas tienen un par de transiciones sucesivas ubicadas en la sub-ventana (378) de preámbulo seguido por un par de transiciones sucesivas ubicadas en la por lo menos una sub-ventana (374, 376) de datos.

16. El método de conformidad con la reivindicación 15, caracterizado porque además comprende identificar las palabras de datos extraídas como teniendo un segundo tipo de preámbulo cuando las palabras de datos extraídas tiene un par de transiciones no sucesivas ubicadas en la sub-ventana (378) de preámbulo separado por un par de transiciones sucesivas ubicadas en la por lo menos una sub-ventana (374, 376) de datos.

17. El método de conformidad con la reivindicación 16, caracterizado porque además comprende identificar las palabras de datos extraídas como teniendo un tercer tipo de preámbulo cuando las palabras de datos extraídas tienen una transición ubicada en la sub-ventana (378) de preámbulo, seguida por una primera, segunda y tercera transiciones ubicadas en la por lo menos una sub-ventana (374, 376) de datos.

18. El método de conformidad con la reivindicación 17, caracterizado porque el tiempo de bit calculado se deriva de la corriente en serie de datos de audio digital.

19. El método de conformidad con la reivindicación 18, caracterizado porque además comprende: calcular los tiempos mínimo y máximo de la ventana de bits; construir una ventana de bits de los tiempos mínimo y máximo de la ventana de bits; identificar las transiciones en la corriente en serie de los datos de audio digital que ocurren dentro de la ventana de bits construida; el tiempo que separa un grupo de transiciones identificadas sucesivas a ser una medición del tiempo de bit calculado; y determinar el tiempo de bit calculado a partir de un promedio actual de las múltiples mediciones del tiempo de bit calculado.

20. Un decodificador bi-fase (296-1) para usarse en la decodificación de una corriente de datos de audio digital AES-3, caracterizado porque comprende: un circuito (298) del decodificador acoplado para recibir una corriente de datos de audio digital AES-3, un tiempo de bit calculado para la corriente de datos de audio digital AES-3 y un reloj rápido, el reloj rápido tiene una frecuencia de aproximadamente por lo menos veinte veces más rápida que la frecuencia de la corriente de datos de audio digital AES-3; y un almacenamiento de datos (302) acoplado con el circuito (298) del decodif icador, el almacenamiento (302) de datos recibe sub-cuadros de los datos de audio digital extraídos desde la corriente de datos de audio digital AES-3 por el circuito (298) decodif icador; el circuito decodif icador (298) extrae sub-cuadros de los datos de audio digital al construir una ventana (372) de transición desde el tiempo de bit calculado, muestrear la corriente de datos de audio digital AES-3 con el uso del reloj rápido y aplicar la corriente muestreada de datos de audio digital AES-3 en la ventana (372) de transición para identificar transiciones, en la corriente muestreada de datos de audio digital AES-3, indicativa de los preámbulos de los sub-cuadros de los datos de audio digital.

21. El aparato de conformidad con la reivindicación 20, caracterizado porque la ventana de transición construida tiene una sub-ventana de preámbulo y por lo menos una sub-ventana de datos y en donde los preámbulos de los sub-cuadros de datos de audio digital están indicados por una combinación de por lo menos una transición ubicada en la sub-ventana de preámbulo y por lo menos una transición ubicada en por lo menos una sub-ventana de datos.

22. El aparato de conformidad con la reivindicación 21, caracterizado porque además comprende un circuito calculador de tiempo de bit que tiene una entrada acoplada para recibir la corriente de datos de audio digital AES-3 y una salida acopiada con el circuito decodif icador, el calculador de tiempo de bits determina el tiempo de bit calculado para emitirlo al circuito decodificador.