KR980012367A - Semiconductor lead frame - Google Patents

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KR980012367A KR1019960030870A KR19960030870A KR980012367A KR 980012367 A KR980012367 A KR 980012367A KR 1019960030870 A KR1019960030870 A KR 1019960030870A KR 19960030870 A KR19960030870 A KR 19960030870A KR 980012367 A KR980012367 A KR 980012367A
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Abstract

본 발명은 반도체 리드 프레임에 관한 것이다. 패드, 이너 리드, 아우터 리드가 형성된 기판으로 이루어진 반도체 리드 프레임에 있어서, 상기 패드, 이너 리드 및 아우터 리드의 상부면에 Pd 스트라이크층과 Pd-X 합금으로 이루어진 도금층이 차례로 형성되어 있는 본 발명의 반도체 리드 프레임은 우수한 내식성과 젖음성 등 리드 프레임의 제반 특성을 향상시키고, 반도체 패키지 공정에서의 높은 수율을 기대할 수 있어 생산성 향상을 도모할 수 있다.The present invention relates to a semiconductor lead frame. The present invention provides a semiconductor leadframe comprising a pad, an inner lead and an outer lead formed on a substrate, wherein the Pd strike layer and the Pd-X alloy plating layer are sequentially formed on the pad, the inner lead and the outer lead, The lead frame improves various characteristics of the lead frame, such as excellent corrosion resistance and wettability, and high yield in the semiconductor package process can be expected, thereby improving the productivity.

선택도 : 도 5Selectivity: Figure 5

Description

반도체 리드 프레임Semiconductor lead frame

본 발명은 반도체 리드 프레임에 관한 것으로서, 특히 리드 프레임 제조과정 중에 Pd로 리드 프레임을 부분 도금함으로써 물성을 향상시킨 반도체 리드 프레임에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor lead frame, and more particularly, to a semiconductor lead frame in which physical properties are improved by partially plating a lead frame with Pd during a process of manufacturing a lead frame.

반도체 리드 프레임은 반도체 칩과 함께 반도체 패키지를 이루는 핵심 구성 요소의 하나로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead)의 역할과 반도체 칩을 지지해 주는 지지체의 역할을 한다. 리드 프레임의 형상은 반도체칩의 고밀도, 고집적화, 기판실장방법의 변화에 따라 다양한 형상이 존재할 수 있으나 기본적인 형상은 도 1과 같다.Semiconductor leadframes are one of the key components of semiconductor packages together with semiconductor chips. They serve as leads for connecting the inside and the outside of the semiconductor package and as supports for supporting the semiconductor chip. The shape of the lead frame may vary depending on the density of the semiconductor chip, the degree of integration, and the method of mounting the substrate, but the basic shape is the same as in FIG.

도 1은 통상적인 반도체 리드 프레임을 도시한 개략적 단면도이다. 구체적으로, 반도체 리드 프레임(10)은 반도체 기억소자인 칩을 탑재하여 정적인 상태로 유지하여 주는 패드(11, pad)와 와이어 본딩에 의해 칩과 연결되는 내부 리드(12, inner lead) 및 외부회로와의 연결을 위한 외부 리드(13, outer lead)를 포함한다.1 is a schematic cross-sectional view showing a typical semiconductor lead frame. Specifically, the semiconductor lead frame 10 includes a pad 11 for holding a semiconductor memory element in a static state, an inner lead 12 connected to the chip by wire bonding, And an outer lead 13 for connection with the circuit.

이와 같은 구조를 가지는 반도체 리드 프레임은 다른 부품, 예를 들면 기억소자인 칩 등과의 조립 과정을 거쳐 반도체 패키지를 이룬다.The semiconductor lead frame having such a structure forms a semiconductor package through an assembly process with other components, for example, a chip, which is a memory element.

이러한 반도체 패키지의 과정 중 반도체 칩과 리드 프레임의 내부 리드와의 와이어 본딩성과 다이 패드부의 다이 특성을 좋도록 하기 위해서, 리드 프레임의 기능부위인 코인드 부위(10, coined)와 칩 탑재 부위인 패드 부위(11)에 선택적으로 은도금을 실시하고, 또한 수지 보호막 몰딩후 기판 실장을 위한 납땜성 향상을 위해 아우터 리드(13)의 일정 부위에 솔더(Sn-Pb) 도금을 행한다. 그런데, 상기한 솔더 도금 과정에 있어서 도금액이 내부 리드(12)까지 침투하게 되는 경우가 빈번하게 발생하므로, 이를 제거하기 위한 추가 공정을 필요로 하는 문제점이 있었다.In order to improve the wire bonding between the semiconductor chip and the inner lead of the lead frame and the die characteristics of the die pad portion during the course of the semiconductor package, the coined portion 10, which is the functional portion of the lead frame, Solder (Sn-Pb) plating is performed on a certain portion of the outer lead 13 in order to improve the solderability for mounting the substrate after resin protective film molding. However, in the above-described solder plating process, the plating solution frequently penetrates into the inner lead 12, and therefore, there is a problem that an additional process is required to remove the plating solution.

이러한 문제점을 해결하기 위해 제안된 것이 일본 특허 공개소 63-2358호에 개시되어 있는 선도금 리드 프레임(pre-plated lead frame) 방법이다. 상기 방법은 반도체 패키지 공정 전에 납 젖음성(solder wettability)이 양호한 소재를 미리 도포하여 중간 도금층을 형성하는 것이다.A proposal for solving such a problem is a pre-plated lead frame method disclosed in Japanese Patent Application Laid-Open No. 63-2358. In this method, a material having good solder wettability is applied in advance before the semiconductor package process to form an intermediate plating layer.

도 2에 상기 도금층의 구조를 개략적으로 예시하였다. 구체적으로, 구리 기판(21) 위에 중간 도금층으로서 Ni층(22)과 Pd-Ni 합금층(23)이 순차 적층되어 있고, 상기 Pd-Ni 합금층(23)의 상층에 Pd층(24)이 적층되어 최외곽 도금층으로 형성되어 있는 다층의 도금층을 이루고 있다. 이 선도금 구조는 기저 금속 하면으로도 상술한 바와 똑같이 대칭적으로 층이 형성되어 있다.Fig. 2 schematically illustrates the structure of the plating layer. Specifically, a Ni layer 22 and a Pd-Ni alloy layer 23 are successively laminated as an intermediate plating layer on the copper substrate 21, and a Pd layer 24 is formed on the Pd-Ni alloy layer 23 Layered plating layer which is laminated and formed of the outermost plating layer. In this lead-out gold structure, a layer is formed symmetrically in the same manner as described above on the base metal bottom surface.

상기 다층의 도금층에 있어서, Ni층(22)은 기판(21)의 Cu 원자가 최외곽 표면까지 확산되어 산화물이나 황화물과 같은 Cu 화합물(reactive copper products)을 생성하는 것을 방지하기 위한 것으로서, 결국 Cu 확산에 대한 방해층의 역할을 하도록 형성한 것이다. 그런데, Ni층(22)의 두께가 400 마이크로 인치(micro-inch; 10.2㎛) 이하일 경우에는 Ni층(22) 내에 다수의 기공(porosity)이 존재하게 되어 그 기공을 통해 Cu 원자의 확산이 발생하게 된다. 그리고, Ni층(22)의 두께가 400 마이크로 인치(micro-inch; 10.2㎛) 이상일 경우에는 리드의 휨(bending)이 발생할때 Ni층 균열 발생이 현저하게 된다.In the multi-layered plating layer, the Ni layer 22 is formed to prevent Cu atoms of the substrate 21 from diffusing to the outermost surface of the substrate 21 to produce Cu compounds (such as oxides and sulfides) As shown in FIG. However, when the thickness of the Ni layer 22 is less than 400 micro-inches (10.2 μm), a large number of pores are present in the Ni layer 22, and diffusion of Cu atoms occurs through the pores . When the thickness of the Ni layer 22 is greater than 400 micro-inches (10.2 탆), cracking of the Ni layer occurs remarkably when bending of the lead occurs.

따라서, 상기한 Ni층(22)의 두께가 400 마이크로 인치(micro-inch; 10.2㎛) 이하일 경우에 있어서 기공을 통한 Cu 원자의 확산을 막기 위해 제안된 방법이 유럽 특허 출원 제0250146호에 개시되어 있다.Therefore, a proposed method for preventing diffusion of Cu atoms through pores when the thickness of the Ni layer 22 is less than 400 micro-inches (10.2 mu m) is disclosed in European Patent Application No. 0250146 have.

도 3은 상기 방법을 통하여 형성한 도금층의 구조를 도시한 단면도이다. 구체적으로, Cu 기판(31) 위에 중간 도금층으로서 약 5 마이크로 인치 두께의 Pd-Ni 합금층(32) 및 Ni층(33)이 순차 적층되어 있고, 최외곽 도금층으로서 상기 Ni층(33)의 상층에 Pd층(34)이 형성되어 있는 다층의 도금층을 이루고 있으며, 기저 금속 하면에도 똑같은 층이 형성되어 대칭된 구조를 이루고 있다.3 is a cross-sectional view showing the structure of a plating layer formed through the above method. Specifically, a Pd-Ni alloy layer 32 and an Ni layer 33 are sequentially laminated on the Cu substrate 31 as an intermediate plating layer with a thickness of about 5 microinches and an uppermost layer of the Ni layer 33 And a Pd layer 34 are formed on the bottom metal layer 31. The same layer is formed on the bottom surface of the base metal to form a symmetrical structure.

그러나, 상기 구조로의 개선 시도에도 불구하고 산화물이나 황화물과 같은 Cu원자의 부식 생성물이 리드 프레임의 최외곽 표면 위에 생성되는 경우가 많아, 이로 인한 표면 변색 및 납땜성 저하 현상이 발생하였다.However, in spite of attempts to improve the structure, corrosion products of Cu atoms such as oxides and sulfides are often formed on the outermost surface of the lead frame, resulting in surface discoloration and poor solderability.

상기 도금 구조에서의 문제점을 개선하기 위해 제안된 것이 미국 특허 출원 제5,360,991호에 개시되어 있다.Proposed to improve the problem in the plating structure is disclosed in U.S. Patent Application No. 5,360,991.

도 4는 상기 방법을 통하여 형성한 도금층의 구조를 나타낸 단면도이다. 구체적으로, Cu 기판(41) 위에 중간 도금층으로서 Ni층(42), Au 스트라이크층(43), Pd-Ni 합금층(44) 및 Pd층(45)이 순차 적층되어 있고, 최외곽 도금층으로서 상기 Pd층(45)의 상층에 Au층(46)이 형성되어 있는 다층의 도금층을 이루고 있다. 이와 같은 도금 구조에 있어서 상기 Au 스트라이크층(43)은 상기 Ni층(42)과 Pd-Ni 합금층(44) 사이에서 접착층(adhesive layer)의 역할을 하도록 한 것이며, 상기 Pd-Ni 합금층(44) 위의 Pd층(45)은 Pd-Ni 합금층(44)에서 나오는 Ni 원자의 트랩(trap) 역할을 하도록 한 것이다. 그리고, 최외곽 도금층인 상기 Au층(46)은 기공율을 감소시키고, 남땜성과 와이어 본딩성을 좋게 하기 위한 것이다. 그러나, 이 경우에는 Au층 도금으로 인하여 비용이 많이 든다는 단점이 있었다.4 is a cross-sectional view showing the structure of the plating layer formed through the above method. Specifically, an Ni layer 42, an Au strike layer 43, a Pd-Ni alloy layer 44 and a Pd layer 45 are sequentially stacked as an intermediate plating layer on the Cu substrate 41, and as the outermost plating layer, And a Au layer 46 is formed on the Pd layer 45 as an upper layer. In this plating structure, the Au strike layer 43 serves as an adhesive layer between the Ni layer 42 and the Pd-Ni alloy layer 44. The Pd-Ni alloy layer The Pd layer 45 on the Pd-Ni alloy layer 44 serves as a trap of Ni atoms coming from the Pd-Ni alloy layer 44. The Au layer 46, which is the outermost plating layer, is intended to reduce the porosity and improve solderability and wire bonding property. However, in this case, there is a disadvantage that the Au layer is expensive due to plating.

상술한 종래 기술들은 주로 금속 기판으로부터 리드 프레임의 최외곽 표면으로 금속원자가 확산되는 것을 막는 것에 관련되어 있다. 즉, 니켈 또는 팔라듐-니켈 합금층을 중간층으로 형성함으로써 구리기판으로부터 구리 원자가 확산되는 것을 방지하는 것이 주 목적인 것이다. 그런데 구리 원자의 확산과 함께 중간층으로부터 니켈원자의 확산도 함께 일어난다. 납땜성 측면으로 본다면, 리드 최외곽 표면에 니켈 또는 니켈화합물(예; 산화니켈)의 존재는 구리 또는 구리화합물보다 납땜성에 더욱 나쁜 영항을 미친다. 리드 최외곽 표면에 5% 정도의 니켈이면 결정적으로 납땜성을 약화시킨다. 게다가 구리 산화물과는 달리 니켈산화물은 종래의 표면세척에 이용되는 표면처리에도 쉽게 제거되지 않는 문제점이 있었다.The above-described prior art techniques mainly relate to preventing diffusion of metal atoms from the metal substrate to the outermost surface of the lead frame. That is, the main purpose is to prevent diffusion of copper atoms from the copper substrate by forming a nickel or palladium-nickel alloy layer as an intermediate layer. Along with the diffusion of copper atoms, the diffusion of nickel atoms from the intermediate layer also occurs. In terms of solderability, the presence of nickel or nickel compounds (eg, nickel oxide) on the outermost surfaces of the leads has a worse effect on solderability than copper or copper compounds. About 5% of nickel on the outermost surface of the lead will definitively weaken the solderability. In addition, unlike copper oxide, nickel oxide has not been easily removed by surface treatment used for conventional surface cleaning.

상기 언급한 확산문제에 더하여 도금층이 가져야 할 적정두께의 문제도 고려되어야 한다. 상기 종래기술에서 언급한 확산문제를 해결하기 위해 기본적으로 가져야 할 전체 층의 두께는 최소 100 마이크로 인치에서 최대 1000 마이크로 인치의 범위를 가져야 한다. 그러나 이러한 두께를 가지는 것은 차후 반도체 공정에서 큰 문제를 야기시킨다. 예를 들어, 반도체 공정중 수지 몰딩 후 반도체를 프린트 배선 기판에 실장할 수 있도록 아우터 리드가 특정형상을 갖게 하는 트림(trim) 및 폼(form)이라는 작업을 실시하는데 이때 리드의 휨시 중간층의 균열 및 각 층간의 분리와 같은 기계적 결함이 발생된다. 이 균열의 형성은 도금층의 두께에 비례해서 증가하므로 도금층의 두께를 증가시키는 데에는 제약이 따른다.In addition to the above-mentioned diffusion problem, the problem of the proper thickness of the plating layer should be considered. In order to solve the diffusion problem mentioned in the above-mentioned prior art, the thickness of the entire layer to be basically required should have a range of at least 100 microinches to at most 1000 microinches. However, having such a thickness causes a serious problem in subsequent semiconductor processes. For example, in order to mount a semiconductor on a printed wiring board after resin molding in a semiconductor process, a trim and a foam are formed in which the outer lead has a specific shape. In this case, Mechanical defects such as separation between layers are generated. The formation of this crack increases in proportion to the thickness of the plating layer, so there is a limitation in increasing the thickness of the plating layer.

도금층의 두께가 증가함에 따라 수반되어 고려되어야 할 또 다른 문제는 리드 프레임 각 부위별 두께 편차이다. 일반적으로 리드 프레임의 중심부인 패드에서 아우터 리드 부위로 갈수록 도금 두께는 증가하는 경향을 나타낸다. 이때 코인드부위는 제외된다. 그런데 도금층의 두께가 증가할수록 두께편차는 증가하여 심한 경우 수배에 이르러 원하는 도금두께 조절이 힘들게 된다.Another problem that must be taken into account as the thickness of the plated layer increases is the thickness variation of each part of the lead frame. Generally, the plating thickness tends to increase from the pad, which is the center of the lead frame, to the outer lead portion. At this time, the coined part is excluded. However, as the thickness of the plating layer increases, the thickness variation increases. In severe cases, the thickness of the desired plating layer becomes difficult to control.

따라서, 근본적으로 니켈 또는 니켈합금을 기초로 한 중간층 형성방법의 문제는 금속 기면으로부터 리드 최외곽 표면으로 금속원자의 확산을 막지 못하는 반면 니켈원자의 확산만 오히려 조장하게 되어 납땜성 및 와이어본딩성을 저하시킬 뿐만 아니라, 전체 도금 두께도 증가시켜 기계적 결함을 발생시키고 리드 프레임 각 부위간 두께편차를 크게 하여 두께조절을 힘들게 한다는 것으로 요약할 수 있다. 도금층의 구조가 다층구조를 하게 되면 상기 언급한 문제들은 더욱 현저해지고 생산성 및 경제성 등이 현저하게 떨어지게 됨을 쉽게 예상할 수 있다.Therefore, the problem of the method of forming the intermediate layer basically based on nickel or nickel alloy can not prevent diffusion of metal atoms from the metal surface to the outermost surface of the lead, but diffusion of nickel atoms is rather facilitated, and solderability and wire bonding property But also the thickness of the entire plating is increased to cause mechanical defects and increase the thickness deviation between the lead frame portions, thereby making it difficult to control the thickness. If the structure of the plating layer has a multi-layered structure, it is easy to expect that the above-mentioned problems become more prominent, and productivity and economical efficiency are remarkably deteriorated.

또 다른 선도금 방법으로써 기존 팩키지 제조공정중 수행하고 있는 솔더 도금 공정을 미리 리드 프레임 제조공정중에 수행하는 이색도금(two color plating)방법이 있다. 이 방법은 리드 프레임 가격이 현저히 낮아지고 팩키지 공정중에 습식도금 과정을 생략하게 됨으로써 패키지의 신뢰도 향상을 기할 수 있다는 장점이 있다. 그러나 종래의 도금재료인 Pb 합금계는 녹는점이 낮아(최대 약 185℃), 250℃이상의 온도가 적용되는 반도체 팩키지 공정중에는 견디기 힘들다는 문제점이 있었다.As another lead plating method, there is a two color plating method in which a solder plating process, which is performed in a conventional package manufacturing process, is performed in advance in a lead frame manufacturing process. This method has the advantage that the lead frame price is significantly lowered and the wet plating process is omitted during the package process, thereby improving the reliability of the package. However, the Pb alloy system, which is a conventional plating material, has a low melting point (maximum of about 185 ° C) and is difficult to withstand during a semiconductor package process in which a temperature of 250 ° C or higher is applied.

본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하여 반도체 팩키지 공정의 고온을 견디고 제조 비용이 저렴한 도금층을 구비하는 반도체 리드 프레임을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor lead frame having a plating layer which can withstand the high temperature of a semiconductor packaging process and has a low manufacturing cost.

제1도는 통상적인 리드 프레임을 나타낸 개략적인 평면도이다.1 is a schematic plan view showing a typical lead frame.

제2도 내지 제4도는 종래 반도체 리드 프레임의 도금층 구조의 여러 실시예를 나타낸 개략적인 단면도이다.FIGS. 2 to 4 are schematic cross-sectional views showing various embodiments of a plating layer structure of a conventional semiconductor lead frame.

제5도는 본 발명에 따른 리드 프레임의 도금층 구조를 나타낸 개략적인 단면도이다.FIG. 5 is a schematic cross-sectional view showing a plating layer structure of a lead frame according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

10 : 코인드(coined) 부위 11,51 : 다이 패드(die pad)10: coined area 11,51: die pad,

12,52 : 이너 리드(inner lead) 13,53 : 아우터 리드(outer lead)Inner lead 13, outer lead 13,

21,31,41 : 기판 22 : Ni 도금층21, 31, 41: substrate 22: Ni plating layer

23 : Ni-Pd 합금 도금층 24 : Pd 도금층23: Ni-Pd alloy plating layer 24: Pd plating layer

32 : Ni-Pd 합금 도금층 33 : Ni 도금층32: Ni-Pd alloy plating layer 33: Ni plating layer

34 : Pd 도금층 42 : Ni 도금층34: Pd plating layer 42: Ni plating layer

43 : Au 스트라이크층 44 : Pd-Ni 합금 도금층43: Au strike layer 44: Pd-Ni alloy plating layer

45 : Pd 도금층 46 : Au 도금층45: Pd plating layer 46: Au plating layer

54,55,56 : Pd 스트라이크층 57,58,59 : Pd 또는 Pd 합금 도금층54, 55, 56: Pd strike layer 57, 58, 59: Pd or Pd alloy plating layer

상기 기술적 과제를 이루기 위하여 본 발명에서는, 패드, 이너 리드, 아우터 리드가 형성된 기판으로 이루어진 반도체 리드 프레임에 있어서, 상기 패드, 이너 리드 및 아우터 리드의 상부면에 Pd 스트라이크층과 Pd-X 합금으로 이루어진 도금층이 차례로 형성되어 있는 것을 특징으로 하는 반도체 리드 프레임이 제공된다.According to an aspect of the present invention, there is provided a semiconductor leadframe including a pad, an inner lead, and an outer lead formed on the upper surface of the pad, the inner lead, and the outer lead. The Pd strike layer and the Pd- And a plated layer are sequentially formed on the surface of the lead frame.

본 발명에 있어서, 상기 기판은 Cu, Cu 합금, Ni 합금 중 어느 하나인 것이 바람직하며, 그 두께는 0.1 내지 3㎜ 범위인 것이 바람직하다.In the present invention, it is preferable that the substrate is any one of Cu, Cu alloy and Ni alloy, and the thickness thereof is preferably in the range of 0.1 to 3 mm.

또한, 상기 Pd-X 합금은 Pd를 주성분으로 하고, Au, Co, W, Ag, Ti, Mo, Sn 중 어느 하나의 원소가 첨가되는 것이 바람직하며, 상기 Pd-X 합금 도금층의 두께는 0.1 내지 2.0㎛ 범위인 것이 바람직하다.The thickness of the Pd-X alloy plating layer is preferably in the range of about 0.1 to about 10 mu m, more preferably in the range of about 0.1 to about 10 mu m, Mu] m.

본 발명에서는 반도체 리드 프레임의 팩키지 공정전에 니켈 중간층 형성을 생략하고 패드, 이너 리드, 아우터 리드에 Pd 스트라이크 도금층 및 Pd 합금을 부분 도금하는 것이다. Pd는 내부식성과 젖음성(wettability)이 우수하며 용융점도 높아 고온의 반도체 팩키지 공정시 견딜 수 있다. 또한, 만일 Pd를 전면 도금하게 되면 리드 프레임의 단가가 상승되나 본 발명에서는 부분 도금함으로써 제조 비용도 저렴하게 된다.In the present invention, the nickel interlayer is not formed before the semiconductor lead frame is packed, and the Pd strike plating layer and the Pd alloy are partially plated on the pad, inner lead, and outer lead. Pd has excellent corrosion resistance, wettability, and high melting point, so it can withstand high temperature semiconductor packaging process. If the Pd is plated on the entire surface, the unit cost of the lead frame is increased.

이하, 첨부된 도면을 참조하여 본 발명에 따른 도금층을 가지는 반도체 리드 프레임을 상세히 설명하기로 한다.Hereinafter, a semiconductor lead frame having a plating layer according to the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따라 적용된 반도체 리드 프레임의 도금층 구조를 나타낸 보인 개략적인 단면도이다. 구체적으로, 반도체 리드 프레임을 이루고 있는 금속 소재의 기판 위의 다이 패드(51), 이너 리드(52)의 상부면에 Pd 스트라이크층과 Pd-X 합금층이 도금되어 있다.5 is a schematic cross-sectional view showing a plating layer structure of a semiconductor lead frame applied according to the present invention. Specifically, the Pd strike layer and the Pd-X alloy layer are plated on the upper surface of the die pad 51 and the inner lead 52 on the substrate of the metal material constituting the semiconductor lead frame.

상기 구조에 있어서, 반도체 리드 프레임의인 기판은 Cu, Cu 합금 및 Ni 합금 중 어느 하나로서 0.1 내지 3.0㎜ 범위의 두께로 형성되는 것이 바람직하다. 이 경우 니켈 중간층이 생략됨으로써 납땜성에 가장 큰 악영향을 미치는 니켈원자의 확산문제가 해결될 수 있다. 또한 하나의 도금 공정이 생략됨으로써 양산시 생산성 및 경제성이 크게 증가되는 효과가 있다. 게다가 최외곽층에 금성분이 존재하므로 금선과의 결합성이 크게 증가된다.In the above structure, it is preferable that the phosphorus substrate of the semiconductor lead frame is formed to have a thickness in the range of 0.1 to 3.0 mm as any one of Cu, Cu alloy and Ni alloy. In this case, by omitting the nickel intermediate layer, the diffusion problem of the nickel atom which has the greatest adverse effect on the solderability can be solved. Further, owing to the omission of one plating process, productivity and economical efficiency are significantly increased during mass production. In addition, the presence of gold particles in the outermost layer greatly increases the bondability with the gold wire.

그러나, 니켈 중간층없이 팔라듐만을 입히게 되면, 최소 요구되는 내부식성을 얻기 위해 도포하여야 할 팔라듐층의 두께가 너무 증가하여, 니켈 중간층을 생략함으로써 얻는 경제성 증진 효과가 상쇄될 수 있다. 적정 두께 범위내에서 원하는 내부식성을 얻기 위해, 순수 팔라듐에 비해 내부식성이 우수한 팔라듐-금 합금을 사용하여 도포한다. 구리소재 리드 프레임 위에 도포된 팔라듐 도금층의 부식성을 결정하는 가장 중요한 인자는, 팔라듐도금층 형성시 팔라듐 도금층 내로 확산되는 수소의 양(수소흡장량)이다. 이 수소 흡장량은 순수한 팔라듐에 비해 팔라듐-금 합금의 경우가 매우 적다. 따라서, 니켈 중간층을 생략함으로써 전체 도금층 두께가 감소되어 유발되는 내부식성 감소 효과는 팔라듐합금층을 도포함으로써 해결할 수 있다. 팔라듐합금 도금층의 두께는 0.1 내지 2.0㎛의 범위를 가지면 적당한데 0.5 내지 1.0㎛의 범위가 가장 바람직하다.However, if only palladium is coated without the nickel intermediate layer, the thickness of the palladium layer to be applied to obtain the minimum required corrosion resistance is excessively increased, so that the economic improvement effect obtained by omitting the nickel intermediate layer can be canceled. In order to obtain the desired corrosion resistance within a suitable thickness range, palladium-gold alloy having superior corrosion resistance compared to pure palladium is used. The most important factor determining the corrosion resistance of the palladium plated layer applied on the copper lead frame is the amount of hydrogen (amount of hydrogen adsorption) diffused into the palladium plated layer when forming the palladium plated layer. This amount of hydrogen storage is very small for palladium-gold alloys compared to pure palladium. Therefore, by omitting the nickel intermediate layer, the effect of reducing the corrosion resistance caused by reducing the thickness of the entire plating layer can be solved by applying the palladium alloy layer. If the thickness of the palladium alloy plating layer is in the range of 0.1 to 2.0 占 퐉, it is most preferably in the range of 0.5 to 1.0 占 퐉.

그러나, 합금의 조성에 따라 적정두께의 범위가 약간씩 달라진다. 예로서, 금의 양이 상대적으로 많아질수록 적정두께는 약간 감소한다.However, the range of the appropriate thickness varies slightly depending on the composition of the alloy. For example, as the amount of gold is relatively large, the proper thickness is slightly reduced.

상기 Pd 합금 도금층(57,58,59)은 Pd를 주성분으로 하고 Au, Co, W, Ag, Ti, Mo, Sn중 어느 하나의 원소가 첨가된 합금을 사용하는 것이 바람직하다. 그리고, 상기 Pd-X 합금 도금층(54,55,56)의 두께는 0.1 내지 1.0㎛ 범위를 가지면 적당한데, Pd에 첨가되는 합금 조성 원소 X의 양에 따라 적정 두께의 범위가 약간씩 달라질 수 있다. 예를 들면, 합금 조성 원소 X의 양이 증가함에 따라 도금층의 두께는 얇아진다.The Pd alloy plating layers 57, 58 and 59 are preferably made of an alloy containing Pd as a main component and at least one of Au, Co, W, Ag, Ti, Mo and Sn. The thickness of the Pd-X alloy plating layers 54, 55 and 56 may be suitably in the range of 0.1 to 1.0 mu m, and the range of the proper thickness may be slightly different depending on the amount of the alloy composition element X added to Pd . For example, as the amount of the alloy composition element X increases, the thickness of the plating layer becomes thinner.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 리드 프레임은 반도체 팩키지 공정전에 패드 부위와 이너 리드 부위 및 아우터 리드 부위를 Pd 혹은 Pd 합금층으로 부분 도금한 것으로서, 우수한 내식성과 젖음성등 리드 프레임의 제반 특성을 향상시키고, 반도체 패키지 공정에서의 높은 수율을 기대할 수 있어 생산성 향상을 도모할 수 있다.As described above, the semiconductor leadframe according to the present invention is formed by partially plating the pad portion, the inner lead portion and the outer lead portion with a Pd or Pd alloy layer before the semiconductor packaging process, and has various characteristics of the lead frame such as excellent corrosion resistance and wettability And a high yield in the semiconductor package process can be expected, so that the productivity can be improved.

Claims (5)

패드, 이너 리드, 아우터 리드가 형성된 기판으로 이루어진 반도체 리드 프레임에 있어서, 상기 패드, 이너 리드 및 아우터 리드의 상부면에 Pd 스트라이크층과 Pd-X 합금으로 이루어진 도금층이 차례로 형성되어 있는 것을 특징으로 하는 반도체 리드 프레임.And a substrate on which a pad, an inner lead and an outer lead are formed, characterized in that a plating layer composed of a Pd strike layer and a Pd-X alloy is formed on the upper surface of the pad, the inner lead and the outer lead in order Semiconductor Lead Frame. 제1항에 있어서, 상기 기판은 Cu, Cu 합금, Ni 합금 중 어느 하나인 것을 특징으로 하는 반도체 리드 프레임.The semiconductor lead frame according to claim 1, wherein the substrate is any one of Cu, a Cu alloy, and a Ni alloy. 제1항 또는 제2항에 있어서, 상기 기판은 0.1 내지 3㎜ 범위의 두께인 것을 특징으로 하는 반도체 리드 프레임.The semiconductor lead frame according to claim 1 or 2, wherein the substrate has a thickness in the range of 0.1 to 3 mm. 제1항에 있어서, 상기 Pd-X 합금은 Pd를 주성분으로 하고 Au, Co, W, Ag, Ti, Mo, Sn 중 어느 하나의 원소가 첨가되는 것을 특징으로 하는 반도체 리드 프레임.The semiconductor lead frame according to claim 1, wherein the Pd-X alloy comprises Pd as a main component and at least one of Au, Co, W, Ag, Ti, Mo and Sn. 제1항 또는 제4항에 있어서, 상기 Pd-X 합금 도금층은 0.1 내지 2.0㎛ 범위의 두께인 것을 특징으로 하는 반도체 리드 프레임.The semiconductor lead frame according to claim 1 or 4, wherein the Pd-X alloy plating layer has a thickness in the range of 0.1 to 2.0 占 퐉. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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