KR100225778B1 - Semiconductor package using lead frame - Google Patents
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Abstract
본 발명은 리드 프레임과, 이 리드 프레임을 이용한 반도체 팩키지를 개시한다. 반도체 팩키지는 금속 소재의 기판, 상기 기판상에 형성된 구리 스트라이크 도금층 또는/및 구리박막층과, 상기 구리박막층 위에 형성된 니켈박막층과, 상기 니켈박막층 위에 형성된 팔라듐박막층을 포함하여 된 리드프레임과, 이 리드 프레임에 의해 지지되는 반도체칩을 포함하여 된 것에 특징이 있다.The present invention discloses a lead frame and a semiconductor package using the lead frame. The semiconductor package includes a lead frame including a substrate of a metal material, a copper strike plating layer or / and a copper thin film layer formed on the substrate, a nickel thin film layer formed on the copper thin film layer, and a palladium thin film layer formed on the nickel thin film layer, And a semiconductor chip supported by the semiconductor chip.
Description
제1도는 통상적인 반도체 리드 프레임을 나타내 보인 개략적인 평면도.FIG. 1 is a schematic plan view showing a typical semiconductor lead frame. FIG.
제2도는 반도체 리드 프레임에 적용된 도금층의 구조를 나타내 보인 개략적인 단면도.FIG. 2 is a schematic cross-sectional view showing a structure of a plating layer applied to a semiconductor lead frame. FIG.
제3도는 종래 리드 프레임의 상면에 니켈 박막층과 팔라듐 박막층이 형성된 상태를 나타내 보인 확대도.FIG. 3 is an enlarged view showing a state in which a nickel thin film layer and a palladium thin film layer are formed on the upper surface of a conventional lead frame.
제4도는 종래 리드 프레임의 다른 실시예를 도시한 단면도.4 is a cross-sectional view showing another embodiment of a conventional lead frame;
제5도는 본 발명에 따른 리드 프레임을 도시한 단면도.FIG. 5 is a sectional view showing a lead frame according to the present invention. FIG.
제6도는 본 발명에 따른 리드 프레임의 다른 실시예를 도시한 단면도.6 is a sectional view showing another embodiment of the lead frame according to the present invention.
제7도는 본 발명에 따른 리드 프레임의 표면 상태를 도시한 것으로,FIG. 7 shows the surface state of the lead frame according to the present invention,
제7a도는 리드 프레임의 소재 평면을 도시한 것이고,Figure 7a shows the material plane of the lead frame,
제7b도는 리드 프레임의 소재에 구리 박막층이 형성된 상태를 나타내 보인 것이며,7B shows a state in which the copper foil layer is formed on the material of the lead frame,
제7c도는 구리 도금층의 상면에 형성된 니켈 박막층의 상면에 팔라듐 박막층이 형성된 상태를 나타내 보인 것이다.FIG. 7C shows a state where a palladium thin film layer is formed on the upper surface of the nickel thin film layer formed on the upper surface of the copper plating layer.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
41 : 기판 42 : 구리 박막층41: substrate 42: copper thin film layer
43 : 니켈 박막층 44 : 팔라듐 박막층43: Nickel thin film layer 44: Palladium thin film layer
50 : 보호막층50: Protective layer
본 발명은 반도체 리드 프레임에 관한 것으로서, 더 상세하게는 선도금방법(Pre-plated Frame)을 적용함에 있어 기판의 상면에 적층되는 도금층이 개량된 리드 프레임을 이용한 반도체 팩키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor lead frame, and more particularly, to a semiconductor package using a lead frame in which a plating layer is laminated on a top surface of a substrate in applying a pre-plated frame.
리드 프레임은 반도체 칩과 함께 반도체 팩키지를 이루는 핵심구성요소의 하나로서, 반도체 팩키비의 내부와 외부를 연결해주는 도선의 역할과 반도체 칩을 지지해주는 지지체의 역할을 동시에 수행한다. 이러한 반도체 리드 프레임은 반도체 칩의 고밀도화, 고집적화 및 기판 실장의 방법 등에 따라 다양한 형상으로 존재할 수 있는데, 기본적인 형상은 도 1에 도시된 바와 같다.The lead frame is one of the core components forming the semiconductor package together with the semiconductor chip. The lead frame serves both as a conductor connecting the inside and the outside of the semiconductor package and as a support for supporting the semiconductor chip. Such a semiconductor lead frame may exist in various shapes according to the density of the semiconductor chip, the degree of integration and the method of mounting the substrate, and the basic shape is as shown in FIG.
반도체 리드 프레임은 반도체 기억소자인 칩을 탑재하여 정적인 상태를 유지하여 주는 패드(11)와 와이어 본딩에 의해 연결되는 내부 리드(12) 및 외부 회로와의 연결을 위한 외부리드(13)로 구성되어 있다. 이와 같은 구조를 갖는 반도체 리드 프레임은 통상 스템핑(stamping) 공정 또는 에칭 공정에 의하여 제조된다.The semiconductor lead frame is constituted by an internal lead 12 connected by wire bonding to a pad 11 for holding a static memory chip with a semiconductor memory element and an external lead 13 for connection to an external circuit . A semiconductor lead frame having such a structure is usually manufactured by a stamping process or an etching process.
스템핑공정은 순차적으로 이송되는 프레스 금형장치를 이용하여 박판의 소재를 소정 형상으로 타발하여 성형하는 공정이다. 이 공정은 리드 프레임을 대량생산하는 경우에 널리 사용되는 방법이다.The stamping process is a process of forming a thin sheet material into a predetermined shape by using a press die apparatus which is sequentially transferred. This process is widely used in mass production of lead frames.
에칭공정은 화학약품을 이용하여 소재의 국소 부위를 부식시킴으로써 제품을 형성하는 화학적 식각방법으로 소량 생산하는 경우에 주로 적용하는 방법이다.The etching process is a method mainly applied to a case where a small amount is produced by a chemical etching method for forming a product by corroding a local part of the material by using a chemical agent.
통상적으로, 상기 두 가지 공정을 이용하여 제조되는 반도체 리드 프레임은 부품, 예를 들어 기억소자인 칩 등과의 조립과정을 거쳐 반도체 팩키지를 이루게 된다. 이러한 반도체 팩키지 과정중 반도체 칩과 리드 프레임의 내부리드와의 와이어 본딩성과 다이 패드의 다이 특성을 양호한 상태로 유지하기 이하여 다이 패드부와 리드 프레임의 내부리드에 은 등의 금속 소재를 도금한다. 또한 수지 보호막 몰딩후 기판 실장을 위한 납땜성 향상을 위하여 외부리드의 소정영역에 솔더(solder) 즉, 주석-납(Sn-Pb) 도금을 실시한다. 그런데 이러한 공정을 실시하면 수지 보호막 몰딩후 습식처리과정을 반드시 거쳐야 되고 이로 인하여 완성된 제품의 신뢰성을 저하시키는 문제점이 있다.Generally, a semiconductor lead frame manufactured using the above two processes is formed into a semiconductor package through an assembly process with a component, for example, a chip such as a memory device. In order to keep the wire bonding between the semiconductor chip and the inner lead of the lead frame and the die characteristics of the die pad in good condition during the semiconductor package process, a metal such as silver is plated on the inner lead of the die pad portion and the lead frame. Solder (Sn-Pb) plating is applied to a predetermined region of the outer lead to improve solderability for substrate mounting after the resin protective film molding. However, if such a process is carried out, it is necessary to perform a wet process after the molding of the resin protective film, thereby deteriorating the reliability of the finished product.
상기 문제점을 해결하기 위하여 선도금방법(Pre-Plated Frame)이 제안되었다. 이 방법은 반도체 팩키지 공정이전에 납땜젖음성(solder wettability)이 우수한 소재를 미리 도포하여 리드 프레임을 형성하는 방법이다.In order to solve the above problem, a pre-plated frame has been proposed. This method is a method of forming a lead frame by previously applying a material having excellent solder wettability before a semiconductor package process.
도 2 및 도 3은 상기 도금층의 구조를 개략적으로 예시적으로 나타낸 단면도이다.Figs. 2 and 3 are cross-sectional views schematically illustrating the structure of the plating layer.
도 2를 참조하면, 구리 기판(21)위에 중간층인 니켈박막층(22)과 최외곽층인 팔라듐박막층(23)이 순서적으로 적층되어 있다. 이 선도금구조는 기저 금속 하면으로도 상술한 바와 같이 대칭적으로 층이 형성되어 있다.Referring to FIG. 2, a nickel film layer 22 as an intermediate layer and a palladium thin film layer 23 as an outermost layer are sequentially stacked on a copper substrate 21. This leading gold structure has a layer symmetrically formed on the base metal bottom as described above.
상술한 바와 같이 구성된 리드 프레임(20)은 기판(21)의 상면에 도포된 니켈박막층(22)은 구리로 이루어진 기판(21) 소재의 구리성분이 표면까지 확산되어 나오는 것을 방지하여 구리 산화물이나 황화물 등의 생성되는 것을 방지하게 되고, 상기 팔라듐박막층(23)은 니켈박막층(22) 표면의 산화를 방지하게 된다.The lead frame 20 constructed as described above prevents the copper component of the substrate 21 made of copper from diffusing to the surface and prevents the nickel film layer 22 coated on the upper surface of the substrate 21 from coming out of the copper foil, And the palladium thin film layer 23 prevents the surface of the nickel thin film layer 22 from being oxidized.
그러나 상술한 바와 같이 구성된 리드 프레임(20)은 다음과 같은 문제점이 내재되어 있다.However, the lead frame 20 constructed as described above has the following problems.
첫째; 구리 또는 구리합금으로 이루어진 냉간 압연에 의해 만들어지므로 압연에 의한 자국(표면의 불균일한 변형, 찢어짐) 및 표면에 잔류 응력이 존재하게 되므로 에너지가 불균일한 상태가 된다.first; (Non-uniform deformation and tearing of the surface) caused by rolling and residual stress on the surface due to the cold rolling made of copper or a copper alloy, resulting in non-uniform energy.
둘째; 리드 프레임의 원소재 또는 베어 프레임(Bare frame)의 불완전한 표면에 니켈박막층을 도금하여 형성하는 경우 결함부위의 표면에 에너지가 높기 때문에 주위보다 니켈박막층이 급히 진행되어 주위와의 정합성이 좋지 않다. 특히 상기와 같이 결함부에 형성된 니켈박막층의 표면에 팔라듐을 도금하는 경우 팔라듐 석출이 전기적 전위가 수소적출의 전기적 전위와 비슷하므로 팔라듐 석출시 다량의 수소가 혼입되어 팔라듐박막층의 결함이 가속되고, 상기 팔라듐박막층의 결합은 니켈층의 산화로 이어져 납땜성이 좋지 않게 된다. (도 3 참조)second; When the nickel film layer is formed by plating the incomplete surface of the lead frame raw material or bare frame, the nickel film layer rushes more rapidly than the periphery because the energy is high on the surface of the defect part, and the alignment with the surroundings is not good. Particularly, when palladium is plated on the surface of the nickel thin film formed in the defect portion as described above, since the electric potential is similar to the electrical potential of hydrogen extraction, a large amount of hydrogen is mixed when the palladium is precipitated to accelerate defects of the palladium thin film layer, The bonding of the palladium thin film layer leads to the oxidation of the nickel layer, so that the solderability becomes poor. (See Fig. 3)
셋째; 니켈층의 두께를 증가시킬 수 없으므로 표면의 조도가 좋지 않아 와이어 본딩성이 좋지 않다.third; Since the thickness of the nickel layer can not be increased, the surface roughness is poor and the wire bonding property is poor.
넷째; 소재가 순수 구리가 아닌 경우, 철 등과 같은 합금성분이 표면으로 확산되어 부식(corrosion)이 발생되어 납땜성이 좋지 않다.fourth; When the material is not pure copper, alloying elements such as iron diffuse to the surface, causing corrosion and poor solderability.
상기 문제점을 해결하기 위하여 도 4에 도시된 바와 같이 구리기판(31)위에 중간도금층인 니켈박막층(32)과, 금으로 된 피막층(33)을 형성하는 방안이 모색되었다.In order to solve the above problem, a method of forming a nickel thin film layer 32 and a gold film layer 33 as intermediate plating layers on the copper substrate 31 has been sought as shown in FIG.
그러나 이 방법은 상술한 문제점은 해결할 수 있으나 반도체 칩의 팩키지에 사용되는 컴파운드와 금간의 신뢰성이 좋지 않은 문제점을 가지고 있다.However, this method can solve the above-described problem, but has a problem in that the reliability between the compound and the gold used in the package of the semiconductor chip is poor.
따라서 본 발명의 목적은 상기 문제점을 해결하기 위하여 창출된 것으로, 구리 또는 구리합금으로 이루어진 기판에 니켈박막층의 형성에 따른 내부식성과 납땜성이 향상된 리드 프레임을 이용한 반도체 팩키지를 제공함에 있다.Accordingly, it is an object of the present invention to provide a semiconductor package using a lead frame having improved corrosion resistance and solderability as a result of forming a nickel thin film layer on a substrate made of copper or a copper alloy.
상기 목적을 달성하기 위하여 본 발명은, 금속 소재의 기판과, 상기 기판상에 형성된 구리 스트라이크 도금층 또는/및 구리박막층과, 상기 구리박막층 위에 형성된 니켈 박막층과, 상기 니켈 박막층 위에 형성된 팔라듐 박막층과, 상기 팔라듐 박막층의 상면에 형성된 팔라듐의 금의 합금층을 포함하여 된 리드 프레임과; 상기 리드 프레임에 의해 지지되는 반도체칩을 포함하여 된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a metal substrate, a copper strike plating layer and / or a copper thin film layer formed on the substrate, a nickel thin film layer formed on the copper thin film layer, a palladium thin film layer formed on the nickel thin film layer, A lead frame including a gold alloy layer of palladium formed on the upper surface of the palladium thin film layer; And a semiconductor chip supported by the lead frame.
이하 첨부된 도면을 참조하여 본 발명에 따른 한 바람직한 실시예를 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
반도체 팩키지는 반도체칩의 단자와 전기적으로 접속될 수 있도록 와이어 본딩되는 복수개의 내부리드부와, 상기 내부리드부로부터 연장되며 외부의 회로와 상기 내부리드부를 연결하는 외부리드부와, 상기 반도체칩과 내부리드부를 몰딩하는 컴파운드를 포함한다.The semiconductor package includes a plurality of internal lead portions that are wire-bonded to be electrically connected to terminals of a semiconductor chip, an external lead portion extending from the internal lead portion and connecting an external circuit and the internal lead portion, And a compound for molding the inner lead portion.
상기와 같이 구성된 반도체 팩키지의 리드 프레임은 박판상의 금속소재를 스템핑방법 또는 에칭방법에 의해 상기 내부리드부와 외부리드부를 형성하게 되는데, 상기 리드 프레임은 도 5에 도시된 바와 같이 구리, 니켈, 철 및 이들의 합금중에서 선택된 적어도 하나의 금속으로 이루어진 기판(41)상에 기판(41)의 결합이나 표면의 활성화 상태를 균일하게 하기 위한 중간 박막층(42)이 형성된다. 이 중간 박막층(42)은 고연성, 고밀도의 구리 스트라이크 도금층 또는/ 및 구리 박막층을 포함한다. 상기 중간 박막층은 전기도금법에 의해 형성함이 바람직하다. 상기와 같이 기판(41)의 상면에 구리를 이용한 중간 박막층(42)이 형성되면 이 구리박막층(42)의 상면에 기판(41)의 구성원소가 후술하는 팔라듐 박막층(pd thin film layer)(44)으로 확산되는 것을 방지하기 위한 니켈 박막층(43)이 도금법에 의해 형성된다.The lead frame of the semiconductor package having the above-described structure forms the inner lead portion and the outer lead portion by a stamping method or an etching method. The lead frame is made of copper, nickel, An intermediate thin film layer 42 is formed on the substrate 41 made of at least one metal selected from iron and alloys thereof to uniformize the bonding state of the substrate 41 or the activated state of the surface. The intermediate thin-film layer 42 includes a high-ductility copper strike plating layer or / and a copper thin-film layer. The intermediate thin film layer is preferably formed by electroplating. When the intermediate thin film layer 42 using copper is formed on the upper surface of the substrate 41 as described above, the constituent elements of the substrate 41 are formed on the upper surface of the copper thin film layer 42 by using a pd thin film layer 44 A nickel thin film layer 43 is formed by a plating method.
그리고 상기 니켈 박막층(43)의 상면에는 팔라듐 박막층(44)이 형성되는데, 이 팔라듐 박막층(44)은 외부환경으로부터 상기 니켈 박막층(43)을 보호하는 작용을 한다.A palladium thin film layer 44 is formed on the upper surface of the nickel thin film layer 43. The palladium thin film layer 44 protects the nickel thin film layer 43 from the external environment.
그리고 도 6에 도시된 바와 같이 팔라듐 박막층(44)의 상면에는 pd-x 조성 합금에 의한 보호막층(50)이 더 형성되는데, 이 보호막층(50)은 팔라듐 박막층(44)의 팔라듐이 제특성을 발휘할 수 있도록 하여주면서 금의 장점을 활용 우수한 납땜성을 갖고 조립공정의 몰드 콤파운드와의 신뢰성을 확보할 수 있다. 이러한 pd-x 조성 합금에 의한 보호막층(50)은 팔라듐과 금, 코발트, 텅스텐, 은, 티타늄, 몰리브덴 및 주석으로 이루어진 군으로 선택된 적어도 하나의 금속으로 이루어져 있다.6, a protective film layer 50 made of a pd-x composition alloy is further formed on the upper surface of the palladium thin film layer 44. This protective film layer 50 is formed by the palladium of the palladium thin film layer 44, It is possible to utilize the advantages of gold and to have excellent solderability and to ensure reliability with the mold compound of the assembly process. The protective film layer 50 made of such a pd-x composition alloy is made of at least one metal selected from the group consisting of palladium and gold, cobalt, tungsten, silver, titanium, molybdenum and tin.
상기 보호막층(50)으로는 와이어 본딩성과 내부식성이 우수한 Pd-Au조성 합금이 이용된다. 상기 보호막층(50)을 Pd-Au 조성합금을 이용하는 것은 다음과 같은 이유에서이다. 즉, 상기 리드 프레임의 부식을 결정하는 것은 최외곽 pd 도금층의 내식성인데 pd보다 더욱 내식성이 강한 Au를 pd에 합금화하여 pd의 내식성을 향상시키기 때문이다.As the protective film layer 50, a Pd-Au composition alloy excellent in wire bonding and corrosion resistance is used. The Pd-Au composition alloy is used for the protective film layer 50 for the following reason. That is, the corrosion of the lead frame is determined by alloying Au, which is corrosion resistance of the outermost pd plating layer, more resistant to corrosion than pd, to improve pd corrosion resistance.
상술한 바와 같이 구성된 본 발명에 따른 리드 프레임을 이용한 반도체 팩키지는 구리로 이루어진 기판(41)과 니켈 박막층(43) 사이에 고연성 고밀도의 중간 박막층이 형성된 리드 프레임은 다음과 같은 작용효과를 가진다.The semiconductor package using the lead frame according to the present invention configured as described above has the following actions and effects in a lead frame in which a high-ductility high density intermediate thin film layer is formed between the substrate 41 made of copper and the nickel thin film layer 43.
첫째; 기판의 표면에 구리 박막층이 형성되어 있으므로 압연된 기판의 표면의 표면조도를 향상시키고, 잔류응력에 의해 에너지의 분포가 불균일하게 되는 것을 방지할 수 있으므로 기판과 니켈 박층의 밀착성을 향상시킬 수 있고, 나아가서는 기판을 이루는 합금원소들이 니첼 박막층에 곧바로 확산되는 것을 방지할 수 있다. 즉, 도 7a에 도시된 바와 같이 기판에 형성되는 흠집이 도 7b에 도시된 바와 같이 기판에 구리 박막층을 형성함으로써 제거된다. 따라서, 기판에 니켈 박막층과, 팔라듐 박막층의 형성시 도 7c에 도시된 바와 같이 표면조도가 향상된 팔라듐 박막층을 얻을 수 있다.first; Since the copper thin film layer is formed on the surface of the substrate, it is possible to improve the surface roughness of the surface of the rolled substrate and to prevent the distribution of the energy from being uneven due to the residual stress, so that the adhesion between the substrate and the nickel thin layer can be improved, It is possible to prevent the alloying elements constituting the substrate from being directly diffused into the Nitride thin film layer. That is, scratches formed on the substrate as shown in Fig. 7A are removed by forming a copper foil layer on the substrate as shown in Fig. 7B. Therefore, when the nickel thin film layer and the palladium thin film layer are formed on the substrate, a palladium thin film layer having improved surface roughness can be obtained as shown in Fig. 7C.
둘째; 기판으로부터 합금원소의 확산을 방지할 수 있으므로 니켈 박막층을 얇게 도금할 수 있어 리드 프레임의 연성을 향상시켜 반도체의 조립공정시 포밍성을 향상시킬 수 있다.second; Diffusion of the alloying element from the substrate can be prevented, so that the nickel thin film layer can be thinly plated, so that the ductility of the lead frame can be improved and the foaming property can be improved during the semiconductor assembling process.
셋째; 니켈 박막층의 표면에 팔라듐 박막층을 균일하게 형성할 수 있으므로 외부환경으로부터 니켈 박막층의 산화를 방지할 수 있다.third; Since the palladium thin film layer can be formed uniformly on the surface of the nickel thin film layer, the oxidation of the nickel thin film layer can be prevented from the external environment.
넷째; 상기 팔라듐 박막층의 상면에 Pd-Au층이 형성되어 팔라듐 박막층의 물성을 유지하면서 Au의 특성을 이용할 수 있으므로 납땜성과, 반도체 팩키지를 위한 몰드 컴파운드와의 친화성을 향상시킬 수 있다.fourth; Since the Pd-Au layer is formed on the upper surface of the palladium thin film layer and the property of Au can be utilized while maintaining the physical properties of the palladium thin film layer, the solderability and affinity with the mold compound for the semiconductor package can be improved.
여섯째; 표면조도가 향상됨으로써 칩과의 와이어 본딩성을 향상시킬 수 있다.Sixth; By improving the surface roughness, the wire bonding property with the chip can be improved.
상기한 바와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야는 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, I will understand.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018749A KR100225778B1 (en) | 1996-05-30 | 1996-05-30 | Semiconductor package using lead frame |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018749A KR100225778B1 (en) | 1996-05-30 | 1996-05-30 | Semiconductor package using lead frame |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970077583A KR970077583A (en) | 1997-12-12 |
| KR100225778B1 true KR100225778B1 (en) | 1999-10-15 |
Family
ID=19460178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960018749A KR100225778B1 (en) | 1996-05-30 | 1996-05-30 | Semiconductor package using lead frame |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100225778B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450090B1 (en) * | 1999-10-01 | 2004-09-30 | 삼성테크윈 주식회사 | Lead frame of semiconductor package and method of plating the same |
| KR100450091B1 (en) * | 1999-10-01 | 2004-09-30 | 삼성테크윈 주식회사 | Multiplated lead frame for semiconductor device |
-
1996
- 1996-05-30 KR KR1019960018749A patent/KR100225778B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR970077583A (en) | 1997-12-12 |
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| JPS6258548B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130703 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140709 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20150701 Year of fee payment: 17 |