KR100548011B1 - Lead frame for a semiconductor - Google Patents
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Abstract
반도체 리드 프레임이 개시된다. 개시된 반도체 리드 프레임은, 반도체 칩이 직접 안착되는 장착부가 마련된 다이 패드부와, 상기 반도체 칩과 와이어 본딩에 의해 연결되는 와이어 본딩부가 구비된 내부 리드와, 상기 내부 리드에 연장되고 소정의 외부회로와 연결되기 위해 단부가 벤딩된 벤딩단부가 형성되어 상기 외부회로와 직접 접촉되어 납땜되는 상기 벤딩단부의 하면에 구비된 납땜부가 형성된 외부 리드를 구비하는 반도체 리드 프레임에 있어서, 상기 다이 패드부, 상기 내부 리드, 및 상기 외부 리드는, 소정의 금속 기판과; 상기 금속 기판 위의 전면에 형성된 X-도금층과; 상기 X-도금층 위에 국부적으로 적어도 하나의 도금층;이 형성된 것을 그 특징으로 한다. 본 발명에 따르면, 납땜성이 증대되고 경제적인 제조가 가능한 다층구조의 반도체 리드 프레임이 제공될 수 있다.A semiconductor lead frame is disclosed. The disclosed semiconductor lead frame includes a die pad portion having a mounting portion on which a semiconductor chip is directly seated, an inner lead having a wire bonding portion connected to the semiconductor chip by wire bonding, and an external lead extending to the inner lead and a predetermined external circuit. A semiconductor lead frame having an external lead formed with a soldering portion provided on a lower surface of the bending end portion which is formed by bending an end portion having a bent end portion to be connected and being directly contacted and soldered to the external circuit. The lead and the external lead may include a predetermined metal substrate; An X-plating layer formed on the front surface of the metal substrate; And at least one plating layer locally on the X-plated layer. According to the present invention, a semiconductor lead frame having a multi-layer structure in which solderability is increased and economical manufacturing can be provided.
Description
본 발명은 반도체 리드 프레임에 관한 것으로서, 보다 상세하게는 납땜성을 증가시키기 위하여 리드 프레임 소재에 다층으로 도금시킨 반도체 리드 프레임에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor lead frame, and more particularly, to a semiconductor lead frame in which a lead frame material is plated in multiple layers to increase solderability.
반도체 리드 프레임은 반도체 칩과 함께 반도체 패키지를 이루는 핵심 구성요소의 하나로서, 반도체 패키지의 내부와 외부를 연결해 주는 도선(lead)의 역할과 반도체 칩을 지지해 주는 지지체의 역할을 겸한다. 이러한 반도체 리드 프레임은 통상 스템핑 프로세스(Stamping process)와, 에칭 프로세스(Etching process)라는 두 가지 방법에 의해 제조된다.The semiconductor lead frame is one of the core components of the semiconductor package together with the semiconductor chip, and serves as a lead connecting the inside and the outside of the semiconductor package and a support for supporting the semiconductor chip. Such a semiconductor lead frame is usually manufactured by two methods, a stamping process and an etching process.
상기의 스템핑 프로세스는 순차적으로 이송되는 프레스 금형장치를 이용하여 박판의 소재를 소정 형상으로 타발하여 성형하는 것으로서, 이 방법은 주로 반도체 리드 프레임을 대량 생산하는 경우에 적용하는 제조방법이다.The stamping process is to press and mold a thin sheet of material into a predetermined shape by using a press mold apparatus that is sequentially transferred. This method is a manufacturing method mainly applied to a mass production of semiconductor lead frames.
반면에, 상기의 에칭 프로세스는 화학약품을 이용하여 소재의 국소 부위를 부식시킴으로써 제품을 형성하는 화학적 식각방법으로, 이 방법은 반도체 리드 프레임을 소량 생산하는 경우에 주로 적용하는 제조방법이다.On the other hand, the etching process is a chemical etching method of forming a product by corrosion of the local part of the material by using a chemical, this method is mainly applied to the production of a small amount of semiconductor lead frame.
상기한 두 가지 제조방법 중 어느 하나의 방법에 의해 제조되는 반도체 리드 프레임은 기판에 실장되는 형태 등에 따라 다양한 구조가 있다.The semiconductor lead frame manufactured by any one of the two manufacturing methods described above has various structures depending on the form of mounting on the substrate.
도 1은 통상적인 반도체 리드 프레임의 구조를 나타내 보인 개략적인 평면도 이다.1 is a schematic plan view showing the structure of a conventional semiconductor lead frame.
도면을 참조하면, 반도체 리드 프레임(10)은 다이 패드(die pad)(11)상에 탑재되는 반도체 칩(Chip)(12)과, 와이어 본딩(wire bonding)에 의하여 연결되는 내부 리드(internal lead)(13) 및 외부 단자와의 연결을 위한 외부 리드(external lead)(14)로 이루어진다. Referring to the drawings, the semiconductor lead frame 10 includes a semiconductor chip 12 mounted on a die pad 11 and an internal lead connected by wire bonding. 13 and an external lead 14 for connection with an external terminal.
이와 같은 구조를 가지는 반도체 리드 프레임(10)은 다른 부품, 예를 들면 기억소자인 반도체 칩(12) 등과의 조립과정을 거쳐 반도체 패키지를 이루게 된다. 이러한 반도체 패키지의 조립과정중 반도체 칩(12)과 내부 리드(13)와의 와이어 본딩성과, 다이 패드부(11)의 다이 특성을 좋도록 하기 위해서 다이 패드부(11)와 내부 리드(13)에 소정 특성을 갖는 금속 소재를 도금하는 경우가 많으며, 또한 수지 보호막 몰딩후 기판 실장을 위한 납땝성 향상을 위해 외부 리드(14)의 일정 부위에 솔더(Sn-Pb) 도금을 행한다.The semiconductor lead frame 10 having such a structure forms a semiconductor package by assembling other components, for example, the semiconductor chip 12, which is a memory device. During the assembling process of the semiconductor package, the die pad 11 and the inner lead 13 are attached to the wire bonding property between the semiconductor chip 12 and the inner lead 13 and the die characteristics of the die pad 11 are improved. Metal materials having predetermined characteristics are often plated, and solder (Sn-Pb) plating is performed on a predetermined portion of the external lead 14 in order to improve solderability for mounting the substrate after molding the resin protective film.
그런데, 상기한 솔더 도금 과정에 있어서 도금액이 내부 리드(13)까지 침투하게 되는 경우가 빈번하게 발생하므로, 이를 제거하기 위한 추가 공정을 필요로 하는 문제점이 있었다.However, since the plating solution frequently penetrates into the inner lead 13 in the solder plating process, there is a problem in that an additional process for removing the plating solution is required.
이러한 문제점을 해결하기 위해 제안된 것이 일본 특허소63-2358 공보에 개시되어 있는 선도금 리드 프레임(Pre-Plated Frame, 이하 "PPF" 라 한다)방법이다.Proposed to solve this problem is a lead-free lead frame (hereinafter referred to as "PPF") method disclosed in Japanese Patent Laid-Open No. 63-2358.
이 PPF방법은 반도체 패키지 조립공정 전에 납 젖음성(solder wettability)이 양호한 소재를 기판(substrate)의 표면에 미리 도금하여 중간 도금층을 형성하는 것이다. 이러한 PPF방법은 내부 리드(13)의 와이어 본딩성, 반도체 칩의 몰딩성, 및 외부 리드(14)의 납땜성을 만족시켜야 한다.This PPF method is to form an intermediate plating layer by pre-plating a material having good solder wettability on the surface of a substrate before the semiconductor package assembly process. This PPF method must satisfy the wire bonding property of the inner lead 13, the molding property of the semiconductor chip, and the solderability of the outer lead 14.
도 2에는 전술한 바와 같은 중간 도금층이 형성된 반도체 리드 프레임의 도금층 구조를 개략적으로 도시하였다.FIG. 2 schematically illustrates a plating layer structure of a semiconductor lead frame having an intermediate plating layer as described above.
도면을 참조하면, 일반적인 반도체 리드 프레임의 도금층 구조의 일 실시예는, 소정 소재로 이루어지는 기판(21)과, 이 기판(21) 위에 중간 도금층으로서 Ni 도금층(22)과, Pd 도금층(23)이 순차적으로 적층되어 있다. 이러한 다층구조를 이루는 반도체 리드프레임은 일본특허공고88-49382에 개시되어 있다. 한편 상기 기판(21)은 일반적으로 전기 전도성 및 납땜성이 우수한 Cu 또는 Ni계 합금이 이용된다.Referring to the drawings, one embodiment of a plated layer structure of a general semiconductor lead frame includes a substrate 21 made of a predetermined material, a Ni plated layer 22, and a Pd plated layer 23 on the substrate 21 as an intermediate plated layer. Laminated sequentially. A semiconductor lead frame constituting such a multilayer structure is disclosed in Japanese Patent Publication No. 88-49382. On the other hand, the substrate 21 is generally used a Cu or Ni-based alloy excellent in electrical conductivity and solderability.
상술한 바와 같은 종래의 기술에 따른 반도체 리드 프레임의 다층 도금층에 있어서, 상기 기판(21) 위에 적층된 Ni 도금층(22)은 기판(21) 소재의 Cu 또는 Fe의 표면확산 방지와, 확산을 지연시키는 베리어(barrier) 역할을 하며, 상기 Cu 소재의 내식성을 향상시킨다. 그리고 상기 Pd 도금층(23)은 노블(noble)한 금속으로서 하지 도금층인 상기 Ni 도금층(22)과 기판(21)의 소재를 보호한다. In the multilayer plating layer of the semiconductor lead frame according to the related art as described above, the Ni plating layer 22 laminated on the substrate 21 prevents the surface diffusion of Cu or Fe of the substrate 21 material and delays diffusion thereof. To act as a barrier (barrier) to improve the corrosion resistance of the Cu material. The Pd plating layer 23 is a noble metal and protects the materials of the Ni plating layer 22 and the substrate 21 which are base plating layers.
한편 PPF방법에 의한 리드 프레임이 반도체 패키지 조립공정을 실시된 후, 납땜성을 평가받게 되고, 이 반도체 패키지 조립공정 상에서 열적 및 화학적 손상을 받는다. 특히 면실장(surface mounting) 반도체 패키지는 외부 리드가 포밍(forming)되는데 이 포밍시 포밍 툴(tool)에 의해 손상을 심하게 받는다. On the other hand, after the lead frame by the PPF method is subjected to the semiconductor package assembly process, the solderability is evaluated, and thermal and chemical damages are caused on the semiconductor package assembly process. In particular, surface-mounting semiconductor packages form external leads, which are severely damaged by the forming tool.
그리고 상기 Pd 도금층(23) 표면의 유기물의 흡착 또는 Pd 도금층(23) 표면의 열적 산화(oxidation)에 의한 산화층의 형성에 의해서 Pd가 납과 접촉시 Pd 용해속도가 떨어져 Pd의 용해가 잘 되지 않으며, 납과 Ni의 접착이 잘 이루어지지 않는다. 즉, 납땜성이 떨어진다.Also, due to the adsorption of organic material on the surface of the Pd plating layer 23 or the formation of an oxide layer by thermal oxidation of the surface of the Pd plating layer 23, Pd dissolution rate is lowered when Pd is in contact with lead, so that Pd is not easily dissolved. The adhesion of lead and Ni is not good. That is, solderability is inferior.
또한 PPF 반도체 리드 프레임은 반도체 패키지 조립공정에서 열적 이력을 거치게 된다. 그러나 리드 프레임의 내식성을 증가시키기 위하여 상기 Pd 도금층(23) 위에 Au 도금층(미도시)을 약 1㎛ 이하로 형성할 경우, 상기 Au 도금층 자체에 다공성(porosity)이 있으므로 이를 통한 Ni의 확산 및 Ni의 산화가 발생한다. 이로서 납땜성이 저하된다. The PPF semiconductor lead frame also undergoes a thermal history during the semiconductor package assembly process. However, when the Au plating layer (not shown) is formed on the Pd plating layer 23 to about 1 μm or less in order to increase the corrosion resistance of the lead frame, since the Au plating layer itself has porosity, diffusion of Ni and Ni through it Oxidation occurs. This lowers solderability.
그리고 순수 Au 도금층 단독으로 할 경우 상온 납땜성은 우수하나 반도체 패키지 조립공정의 열적 손상에 의한 납땜성이 저하된다.When the pure Au plating layer is used alone, the solderability at room temperature is excellent, but the solderability due to thermal damage of the semiconductor package assembly process is reduced.
한편, 최근 새로운 전기도금방법의 창출로 도금두께가 현저하게 작으면서도 종래의 각 도금층이 만족해야 하는 특성들 보다 좋은 특성을 가지는 도금방법에 의해 도금두께가 전술한 특허에서 지적한 두께보다 작은 도금두께 예컨대 0.1마이크로인치 이하로 도금을 실시할 수 있게 되었다. On the other hand, with the recent creation of a new electroplating method, a plating thickness of which plating thickness is smaller than the thickness indicated in the above-mentioned patent by a plating method having a significantly smaller plating thickness and better characteristics than the conventional plating layers must satisfy. Plating can be performed at less than 0.1 microinches.
이러한 도금두께의 박막화에 따라 여러 가지 물성치와 가격면에서 우수한 경쟁력을 가지게 되었지만, 박막에 따른 내식성 문제가 대두된다. 종래의 박막이 아닌 도금층의 두께가 0.075㎛에서도 박막 위에 Au를 도금하였을 경우에 기저금속 보다 현저한 부식이 발생되었다. The thinning of the plating thickness resulted in excellent competitiveness in terms of various physical properties and prices, but also brought about corrosion resistance problems due to the thin film. Even when the thickness of the plating layer other than the conventional thin film is 0.075 μm, when Au is plated on the thin film, more significant corrosion occurs than the base metal.
이러한 문제를 해결하기 위해서는 0.5㎛ 이상으로 최외각층을 형성해야 하기 때문에 가격면에서도 도저히 사용할 수 없다. 통상 Au의 1/3가격인 Pd에 대해서도 3마이크로인치 이상은 도금하지 않는다. In order to solve such a problem, since the outermost layer must be formed to be 0.5 μm or more, it cannot be used in terms of price. Pd, which is usually 1/3 of Au, is not plated more than 3 microinches.
따라서 일본공개특허 92-115558에 개시된 박막 도금층에서의 최외각층인 Au 도금층의 형성은 이용될 수 없는 기술이라 볼 수 있다. 물론, 전술한 Au 도금층의 두께가 0.5㎛로 이상이면 좋은 내식성을 구비할 수 있으나, 제조비용의 상승문제로 산업상 이용이 어렵다.Therefore, the formation of the Au plating layer, which is the outermost layer in the thin film plating layer disclosed in Japanese Patent Application Laid-Open No. 92-115558, can be considered a technique that cannot be used. Of course, if the thickness of the above-described Au plating layer is 0.5㎛ or more can have a good corrosion resistance, it is difficult to use industrially due to the problem of rising manufacturing cost.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 납땜성과 내식성을 모두 향상시킬 수 있는 반도체 리드 프레임을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor lead frame which can improve both solderability and corrosion resistance.
그리고 필요에 따라 부분적인 도금이 이루어지므로서 제조비용이 절감될 수 있는 반도체 리드 프레임을 제공하는데 다른 목적이 있다.Another purpose is to provide a semiconductor lead frame in which manufacturing costs can be reduced by performing partial plating as necessary.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 리드 프레임은, 반도체 칩이 직접 안착되는 장착부가 마련된 다이 패드부와, 상기 반도체 칩과 와이어 본딩에 의해 연결되는 와이어 본딩부가 구비된 내부 리드와, 상기 내부 리드에 연장되고 소정의 외부회로와 연결되기 위해 단부가 벤딩된 벤딩단부가 형성되어 상기 외부회로와 직접 접촉되어 납땜되는 상기 벤딩단부의 하면에 구비된 납땜부가 형성된 외부 리드를 구비하는 반도체 리드 프레임에 있어서, 상기 다이 패드부, 상기 내부 리드, 및 상기 외부 리드는, 소정의 금속 기판과; 상기 금속 기판 위의 전면에 형성된 X-도금층과; 상기 X-도금층 위에 국부적으로 적어도 하나의 도금층;이 형성된 것을 그 특징으로 한다.The semiconductor lead frame of the present invention for achieving the above object, the die pad portion is provided with a mounting portion to which the semiconductor chip is directly seated, the inner lead is provided with a wire bonding portion connected by wire bonding with the semiconductor chip, A semiconductor lead frame having an outer lead formed on a lower surface of the bending end portion formed on the bottom end of the bending end portion formed to be bent in direct contact with the external circuit and formed by bending an end portion of the inner lead to be connected to a predetermined external circuit. The die pad unit, the inner lead, and the outer lead may include a predetermined metal substrate; An X-plating layer formed on the front surface of the metal substrate; And at least one plating layer locally on the X-plated layer.
본 발명에 있어서, 상기 금속 기판은 구리, 구리합금, 또는 니켈 합금중 어느 하나로 이루어지고, 상기 X-도금층은 Ni 또는 Ni 합금중 어느 하나로 이루어진다.In the present invention, the metal substrate is made of any one of copper, copper alloy, or nickel alloy, the X-plated layer is made of any one of Ni or Ni alloy.
본 발명에 있어서, 상기 장착부 및 상기 와이어 본딩부는 상기 X-도금층 위에 Au, Au-Ag 합금, 또는 Au-Pd 합금중 어느 하나로 이루어지는 것이 바람직하다.In the present invention, the mounting portion and the wire bonding portion is preferably made of any one of Au, Au-Ag alloy, or Au-Pd alloy on the X-plated layer.
그리고 상기 납땜부와, 상기 벤딩단부의 상면은 상기 X-도금층 위에 Au, Au-Ag 합금, 또는 Au-Pd 합금중 어느 하나로 이루어지고, 또한 상기 납땜부는 상기 X-도금층 위에 Pd, Pd 합금중 어느 하나로 이루어지는 것이 바람직하다.The soldering portion and the upper surface of the bending end portion may be formed of any one of Au, Au-Ag alloy, or Au-Pd alloy on the X-plated layer, and the soldering portion may be any one of Pd and Pd alloy on the X-plated layer. It is preferable to consist of one.
여기서, 상기 Pd 합금은 Pd-Au 합금으로 이루어진다.Here, the Pd alloy is made of a Pd-Au alloy.
본 발명에 있어서, 상기 다이 패드부의 상면, 상기 외부 리드의 상면, 및 상기 내부 리드의 상면은 상기 X-도금층 위에 Au, Au-Ag 합금, 또는 Au-Pd 합금중 어느 하나로 이루어진다.In the present invention, the upper surface of the die pad portion, the upper surface of the outer lead, and the upper surface of the inner lead are made of any one of Au, Au-Ag alloy, or Au-Pd alloy on the X-plated layer.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3에는 본 발명에 따른 반도체 리드 프레임이 채용된 반도체 패키지의 구성을 나타낸 단면도가 도시되어 있다.3 is a cross-sectional view showing the configuration of a semiconductor package employing a semiconductor lead frame according to the present invention.
도면을 참조하면, 통상적으로 반도체 패키지에 이용되는 본 발명에 따른 반도체 리드 프레임(40)은, 소정의 정보가 저장된 반도체 칩(31)이 직접 안착되는 장착부(41a)가 형성된 다이 패드부(41)와, 상기 반도체 칩(31)과 본딩 와이어(33)를 이용한 와이어 본딩에 의해 연결되는 와이어 본딩부(42a)를 구비하는 내부 리드(42)와, 상기 내부 리드(42)에 연장되어 소정의 외부 회로와의 연결을 위한 납땜부(43a)가 형성된 외부 리드(43)를 포함하여 이루어진다. Referring to the drawings, the semiconductor lead frame 40 according to the present invention, which is typically used for a semiconductor package, has a die pad portion 41 having a mounting portion 41a on which a semiconductor chip 31 in which predetermined information is stored is directly seated. And an inner lead 42 having a wire bonding portion 42a connected by the semiconductor chip 31 and a wire bonding using the bonding wire 33, and extending to the inner lead 42 to a predetermined outside. It includes an external lead 43 formed with a soldering portion (43a) for connecting to the circuit.
그리고, 상기 납땜부(43a)가 마련된 외부 리드(43)를 제외한 나머지는 외부로부터 보호하기 위한 수단으로 몰딩재(32)에 의해 캡슐화(encapsulation)된다. 특히 상기 납땜부(43a)는 외부 리드(43)의 단부가 최종적으로 2차 벤딩되어 전술한 외부회로와 직접 접촉되어 납땝되는 곳으로서, 2차 벤딩된 외부 리드(43)의 단부하면을 지칭한다.In addition, the rest of the external lead 43 provided with the soldering part 43a is encapsulated by the molding material 32 as a means for protecting from the outside. In particular, the soldering part 43a is a place where the end of the outer lead 43 is finally bent and is brought into direct contact with the external circuit described above, and refers to the end surface of the secondary bent outer lead 43. .
이와 같은 반도체 리드 프레임(40)의 본 발명에 따른 특징은, 상기 다이 패드부(41), 내부 리드(42), 및 외부 리드(43)가 소정의 금속 기판(40a) 전체면에 형성된 제1도금층(40b) 위에 국부적으로 적어도 하나의 도금층이 각각 형성된다는 것이다.The semiconductor lead frame 40 according to the present invention is characterized in that the die pad portion 41, the inner lead 42, and the outer lead 43 are formed on the entire surface of the predetermined metal substrate 40a. At least one plating layer is locally formed on the plating layer 40b, respectively.
이를 보다 상세히 설명하면 다음과 같다.This will be described in more detail as follows.
상기 금속 기판(40a)은 구리, 구리합금, 또는 니켈 합금중 어느 하나로 이루어지고, 상기 제1도금층(40b)은 Ni 또는 Ni 합금중 어느 하나로 이루어지는 것이 바람직하다. The metal substrate 40a is made of any one of copper, copper alloy, or nickel alloy, and the first plating layer 40b is preferably made of any one of Ni or Ni alloy.
상기 내부 리드(42)의 와이어 본딩부(42a)와, 상기 다이 패드부(41)의 장착부(41a)는 상기 제1도금층(40b) 위에 제2도금층(40c, 40d)이 형성된다. 상기 제2도금층(40c, 40d)은 Au, 또는 Au 합금중 어느 하나로 이루어진다. 상기 Au 합금은 Au-Ag, 또는 Au-Pd 합금중 어느 하나로 이루어지는 것이 바람직하다.The wire bonding portion 42a of the inner lead 42 and the mounting portion 41a of the die pad portion 41 have second plating layers 40c and 40d formed on the first plating layer 40b. The second plating layers 40c and 40d may be made of any one of Au and Au alloy. The Au alloy is preferably made of any one of Au-Ag or Au-Pd alloy.
상기 납땜부(43a)는 전술한 바와 같이 외부회로와 직접 납땜되는 외부 리드(43)의 2차 벤딩된 하면을 가리키며, 이러한 납땜부(43a)에는 상기 제1도금층(40b)과, 이 제1도금층(40b) 위에 제3도금층(40e)이 형성된다. 상기 제3도금층(40e)은 Au 또는 Au 합금중 어느 하나로 이루어진다. 마찬가지로, 상기 Au 합금은 Au-Ag, 또는 Au-Pd 합금중 어느 하나로 이루어지는 것이 바람직하다.The soldering portion 43a refers to the secondary bent bottom surface of the external lead 43 which is directly soldered with the external circuit as described above. The soldering portion 43a includes the first plating layer 40b and the first plating. The third plating layer 40e is formed on the plating layer 40b. The third plating layer 40e is made of any one of Au or Au alloy. Similarly, the Au alloy is preferably made of either Au-Ag or Au-Pd alloy.
도 4에는 본 발명에 따른 반도체 리드 프레임의 다른 실시예가 도시되어 있다.Figure 4 shows another embodiment of a semiconductor lead frame according to the present invention.
도면을 참조하면, 본 발명에 따른 반도체 리드 프레임(50)의 다른 실시예는, 소정의 금속 기판(50a)의 전체면에 걸쳐 소정의 제4도금층(50b)을 형성시킨다. 그리고 외부 리드(52) 및 내부 리드(53)의 상면에는 상기 제4도금층(50b) 위에 제5도금층(50c)을 형성시킨다. Referring to the drawings, another embodiment of the semiconductor lead frame 50 according to the present invention forms the predetermined fourth plating layer 50b over the entire surface of the predetermined metal substrate 50a. The fifth plating layer 50c is formed on the fourth plating layer 50b on the upper surfaces of the outer lead 52 and the inner lead 53.
상기 금속 기판(50a)은 구리, 구리합금, 또는 니켈 합금중 어느 하나로 이루어지고, 상기 제4도금층(50b)은 Ni 또는 Ni 합금중 어느 하나로 이루어지는 것이 바람직하고, 상기 제5도금층(50c)은 Au 또는 Au 합금중 어느 하나로 이루어진다. 상기 Au 합금은 Au-Ag, 또는 Au-Pd 합금중 어느 하나로 이루어지는 것이 바람직하다.The metal substrate 50a is made of any one of copper, copper alloy, or nickel alloy, and the fourth plating layer 50b is made of any one of Ni or Ni alloy, and the fifth plating layer 50c is Au Or Au alloy. The Au alloy is preferably made of any one of Au-Ag or Au-Pd alloy.
그리고 도 3의 반도체 리드 프레임(40)의 납땜부(43a)와 같은 납땜부(51)에는 상기 제4도금층(50b) 위에 제6도금층(50d)을 형성시킨다. 상기 제6도금층(50d)은 Pd 또는 Pd 합금, Au 또는 Au 합금중 어느 하나로 이루어진다. 상기 Pd 합금은 Pd-Au 합금으로 이루어지고, 상기 Au 합금은 Au-Ag, 또는 Au-Pd 합금중 어느 하나로 이루어지는 것이 바람직하다. The sixth plating layer 50d is formed on the fourth plating layer 50b in the soldering unit 51 such as the soldering unit 43a of the semiconductor lead frame 40 of FIG. 3. The sixth plating layer 50d is made of any one of Pd or Pd alloy, Au, or Au alloy. The Pd alloy is made of a Pd-Au alloy, the Au alloy is preferably made of any one of Au-Ag, or Au-Pd alloy.
이와 같이 형성된 다층 구조를 갖는 본 발명에 따른 반도체 리드 프레임(40, 50)은, PPF 도금방식에 있어서 반도체 리드 프레임(40, 50)의 외부 리드(43, 52)의 국부에 납땜성을 향상시키고자 Au 또는 Pd 합금으로 도금을 실시하였다. The semiconductor lead frames 40 and 50 according to the present invention having the multilayer structure thus formed improve solderability at the local portions of the external leads 43 and 52 of the semiconductor lead frames 40 and 50 in the PPF plating method. Plating was carried out with purple Au or Pd alloy.
이를 보다 상세히 설명하면, 국부적 또는 전체면에 각각 실시한 Pd 도금은 다이 어태치(die attach)성은 물론 와이어 본딩성을 좋게 하고, Au, Au 합금, 및 Pd 합금 도금은 납땜성을 향상시킨다. 그리고 국부적으로 Au 합금으로 실시되는 도금으로서 최외각층을 형성하므로서 내식성을 증대시킬 수 있다.In more detail, the Pd plating applied locally or on the entire surface improves die attach and wire bonding, and Au, Au alloy, and Pd alloy plating improve solderability. And corrosion resistance can be improved by forming outermost layer as plating performed locally by Au alloy.
이와 같은 효과를 입증하기 위해 각각의 도금 금속을 비교하는 실험을 실시하였다. 우선, 도금 금속 중에서 Au 및 Pd의 시편 도금조건을 아래의 표 1에 나타냈다.To demonstrate this effect, experiments were conducted to compare the respective plating metals. First, specimen plating conditions of Au and Pd among the plating metals are shown in Table 1 below.
그리고 노화 조건별 습기범위(wet coverage)(%)의 실험 결과를 아래의 표 2에 정리하였다.And the results of the wet coverage (%) by aging conditions are summarized in Table 2 below.
표 2를 참조하면, 상기 Au 두께는 μ"이며, 상기 제1시편 내지 제3시편은 드라이 베이크(dry bake)의 조건이고, 상기 제3시편은 95X8시간(hr)으로서 스팀 에이징(steam aging) 조건이 더 부여된다. 그리고 각각의 납땜 실험의 조건으로 납땜온도는 245℃에, 솔더 플럭스(flux)는 R 타입(type)이다. Referring to Table 2, the Au thickness is μ ", the first to third specimens are dry bake conditions, and the third specimen is 95x8 hours (hr) steam aging. Further conditions are given, and the soldering temperature is 245 ° C and the solder flux is R type for each soldering experiment.
그리고 반도체 리드 프레임 각 시편의 딥핑(dipping)과 외관의 결과에 관한 데이터를 아래의 표 3에 나타냈다.And data about the results of dipping and appearance of each semiconductor lead frame specimen is shown in Table 3 below.
표 3을 참조하면, 각각의 솔더 플럭스는 R 타입이고, 솔더 온도는 각각 222℃이며, 솔더 딥핑 시간은 각각 3sec 이다. 그리고 솔더 조성은 Sn:Pb 가 60(wt%):40(wt%)이다.Referring to Table 3, each solder flux is R type, the solder temperature is 222 ° C., respectively, and the solder dipping time is 3 sec each. And the solder composition is Sn (Pb) 60 (wt%): 40 (wt%).
또한 용융 솔더 내의 각 도금 금속의 용해속도를 실험의 결과로 아래의 표 4와 같은 데이터를 얻었다.In addition, the dissolution rate of each plated metal in the molten solder was obtained as shown in Table 4 below as a result of the experiment.
표 4에서 도금 금속 Au의 용해속도가 Pd에 비해서 아주 크다는 것을 알 수 있다. 따라서 도금 금속 Au의 납땜성이 Pd에 비해 우수하다. It can be seen from Table 4 that the dissolution rate of the plated metal Au is very large compared to Pd. Therefore, the solderability of the plated metal Au is superior to that of Pd.
그리고 Au 합금의 하나인 Au-Ag 합금 도금시 Au와 Ag의 공석에 의해서 석출되는 도금층이 조밀하고 상기 제1도금층(40b)과 제4도금층(50b)인 Ni의 확산이 제어된다. 따라서 귀금속에 의한 납땜성이 증가되고 반도체 패키지(30) 조립시 발생되는 열적 스트레스(stress)에 견딜 수 있게 된다. 결과적으로 납땜성이 증대된다. 특히, Au 합금은 반도체 리드 프레임(40, 50)은 반도체 리드 프레임(40, 50)의 내식성을 증대시킨다.In the Au-Ag alloy plating, which is one of Au alloys, the plating layer deposited by the vacancy between Au and Ag is dense, and the diffusion of Ni, which is the first plating layer 40b and the fourth plating layer 50b, is controlled. Therefore, the solderability by the noble metal is increased and can withstand the thermal stress generated when the semiconductor package 30 is assembled. As a result, the solderability is increased. In particular, in the Au alloy, the semiconductor lead frames 40 and 50 increase the corrosion resistance of the semiconductor lead frames 40 and 50.
상술한 바와 같은 본 발명에 따른 반도체 리드 프레임은 다음과 같은 효과를 갖는다.The semiconductor lead frame according to the present invention as described above has the following effects.
용해속도가 높은 금속 예컨대 Au 또는 Au 합금으로서 금속 기판에 다층구조를 갖도록 도금을 실시하므로서 납땜성이 향상되고, 특히 Au 합금은 리드 프레임의 내식성을 증대시킨다.Soldering properties are improved by plating a metal substrate having a high dissolution rate such as Au or Au alloy to have a multi-layer structure, and in particular, the Au alloy increases the corrosion resistance of the lead frame.
그리고 상기 Au 합금, Au 금속에 의한 도금이 필요에 따른 부위에 국부적으로 이루어지므로서 제조비용이 절감되는 효과가 있다.And since the plating by the Au alloy, Au metal is made locally on the site as necessary, there is an effect that the manufacturing cost is reduced.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent embodiments are possible.
따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.Therefore, the true scope of protection of the present invention should be defined only by the appended claims.
도 1은 일반적인 반도체 리드 프레임의 개략적인 평면도.1 is a schematic plan view of a typical semiconductor lead frame.
도 2는 종래의 기술에 따른 다층구조를 갖는 반도체 리드 프레임의 실시예를 나타낸 단면도.2 is a cross-sectional view showing an embodiment of a semiconductor lead frame having a multilayer structure according to the prior art.
도 3은 본 발명에 따른 반도체 리드 프레임이 채용된 반도체 패키지를 나타낸 단면도.3 is a cross-sectional view showing a semiconductor package employing a semiconductor lead frame according to the present invention.
도 4는 본 발명에 따른 반도체 리드 프레임의 다른 실시예를 나타낸 단면도.Figure 4 is a cross-sectional view showing another embodiment of a semiconductor lead frame according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
30. 반도체 패키지 31. 반도체 칩30. Semiconductor Package 31. Semiconductor Chip
32. 몰딩재 33. 본딩 와이어32. Molding material 33. Bonding wire
40, 50. 반도체 리드 프레임 40a, 50a. 금속 기판40, 50. Semiconductor lead frames 40a, 50a. Metal substrate
40b. 제1도금층 40c, 40d. 제2도금층40b. First plating layer 40c, 40d. 2nd plating layer
40e. 제3도금층 41. 다이 패드부40e. Third plating layer 41. Die pad portion
41a. 장착부 42, 53. 내부 리드41a. Mount 42, 53. Internal lead
42a. 와이어 본딩부 43, 52. 외부 리드42a. Wire bonding part 43, 52. External lead
43a, 51. 납땜부 50b. 제4도금층43a, 51. Solder 50b. 4th plating layer
50c. 제5도금층 50d. 제6도금층50c. 5th plating layer 50d. 6th plating layer
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| JPH06302740A (en) * | 1993-04-16 | 1994-10-28 | Mitsui High Tec Inc | Lead frame for semiconductor device |
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-
1998
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| JPH1074879A (en) * | 1996-08-30 | 1998-03-17 | Mitsui High Tec Inc | Lead frame of semiconductor device |
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