KR100203333B1 - Lead frame of multi layer plating - Google Patents
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Abstract
본 발명은 다층도금 리드 프레임에 관한 것이다. 반도체 리드 프레임을 이루고 있는 얼로이42(alloy42) 소재의 기판 상에 Cu 스트라이크 도금층, 제1 스트라이크 도금층, Ni 도금층 및 Pd 합금 도금층이 차례로 적층되어 있는 것을 특징으로 하는 본 발명의 다층도금 리드 프레임은 내부식성, 납땜성 및 와이어 본딩성이 뛰어나다.The present invention relates to a multilayer plated lead frame. The Cu strike plating layer, the first strike plating layer, the Ni plating layer, and the Pd alloy plating layer are sequentially stacked on the alloy 42 material of the semiconductor lead frame. Excellent corrosion, solderability and wire bonding.
Description
본 발명은 다층도금 리드 프레임(lead frame)에 관한 것으로서, 특히 도금층의 적층 구조가 개선되어 물성이 뛰어난 반도체 리드 프레임에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer plated lead frame, and more particularly, to a semiconductor lead frame having improved physical properties by improving a laminated structure of a plating layer.
반도체 리드 프레임은 반도체 칩(chip)과 함께 반도체 패키지(package)를 이루는 핵심 구성요소의 하나로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead)의 역할과 반도체 칩을 지지해주는 지지체(frame)의 역할을 한다. 이러한 반도체 리드 프레임은 통상적으로 스탬핑(stamping) 방식 또는 에칭(etching) 방식에 의해 의해 제조된다.The semiconductor lead frame is one of the core components of the semiconductor package together with the semiconductor chip, and serves as a lead connecting the inside and the outside of the semiconductor package and a support for the semiconductor chip. Plays a role. Such a semiconductor lead frame is typically manufactured by a stamping method or an etching method.
스탬핑 방식은 순차적으로 이송되는 프레스 금형장치를 이용하여 박판의 소재를 소정 형상으로 타발하여 제조하는 방법으로서, 이는 리드 프레임을 대량생산하는 경우에 주로 적용된다.The stamping method is a method of punching and manufacturing a thin plate of material into a predetermined shape by using a press mold apparatus that is sequentially transferred, which is mainly applied to mass production of lead frames.
에칭 방식은 화학약품을 이용하여 소재의 국소 부위를 부식시킴으로써 제품을 형성하는 화학적 식각방법으로서, 이는 리드 프레임을 소량생산하는 경우에 주로 적용되는 제조방법이다.The etching method is a chemical etching method of forming a product by corroding a local part of a material by using a chemical, which is a manufacturing method mainly applied to a small amount of lead frame production.
상기한 두가지 제조방법 중 어느 하나의 방법에 의해 제조되는 반도체 리드 프레임은 기판에 실장되는 형태 등에 따라 다양한 구조를 가지나, 통상적인 구조는 도 1에 도시된 바와 같다.The semiconductor lead frame manufactured by any one of the two manufacturing methods described above may have various structures depending on the form of mounting on the substrate, but the conventional structure is as shown in FIG. 1.
도 1은 통상적인 리드 프레임의 구조를 나타내는 도면이다. 구체적으로, 기억소자인 칩을 탑재하여 정적인 상태로 유지하여 주는 패드(11, pad)와, 와이어 본딩(wire bonding)에 의해 칩과 연결되는 이너 리드(12, inner lead) 및 외부회로와의 연결을 위한 아우터 리드(13, outer lead)를 포함하는 구조로 이루어져 있다.1 is a view showing the structure of a conventional lead frame. Specifically, the pad 11 for mounting the chip, which is a memory device, and maintains the static state, and the inner lead 12 and the external circuit connected to the chip by wire bonding. It consists of a structure including an outer lead (13, outer lead) for connection.
이와 같은 구조를 가지는 반도체 리드 프레임은 반도체의 다른 부품, 예를 들면 기억소자인 칩등과의 조립과정(assembly process)을 거쳐 반도체 패키지를 이루게 된다.The semiconductor lead frame having such a structure forms a semiconductor package through an assembly process with other components of the semiconductor, for example, a chip, which is a memory device.
반도체 제조과정은 크게 세가지로 구분될 수 있는데, 웨이퍼(Wafer) 제조공정(fabrication process), 조립공정(assembly process), 그리고 검사공정(test process)이 그것이다. 이중 조립공정은 일반적으로 다이부착(die attach), 와이어 본딩(wire bonding), 몰딩(molding), 마킹(marking) 및 분리(trim/form) 공정으로 나눌 수 있다.The semiconductor manufacturing process can be classified into three categories: wafer manufacturing process, assembly process, and test process. The dual assembly process is generally divided into die attach, wire bonding, molding, marking and trim / form processes.
다이 부착공정은 웨이퍼 상의 각 다이를 소정의 리드 프레임에 부착시키는 공정이다. 여기서, 다이는 한 칩을 형성하는 집적회로(IC)를 말한다. 와이어 본딩공정은 리드 프레임에 부착된 다이와 리드의 각 핀을 연결시키는 공정이다. 실제 다이 내부에는 각 핀 번호(pin number)에 따른 결합부(bonding pad)가 존재하여, 와이어로서 각 핀에 맞는 리드에 연결된다. 몰딩공정은 플라스틱 등의 패키지 재료로서 각 다이의 몸체(body)를 형성시키는 공정이다. 마킹공정은 상기 몸체의 외부에 집적회로의 명칭 및 제조회사의 기호를 찍는 공정이다. 끝으로 분리공정은 리드 프레임에 부착된 일련의 집적회로들을 개별적으로 분리시키는 공정으로서, 리드 프레임을 절단하는 공정(trim)과 절단된 리드를 소정의 형상대로 굽히는 공정(form)으로 나눌 수 있다.The die attaching step is a step of attaching each die on the wafer to a predetermined lead frame. Here, a die refers to an integrated circuit (IC) forming a chip. The wire bonding process is a process of connecting the die attached to the lead frame and each pin of the lead. Inside the die there is a bonding pad according to each pin number, which is connected as a wire to a lead for each pin. The molding process is a process of forming a body of each die as a package material such as plastic. The marking process is a process of marking the name of the integrated circuit and the manufacturer's symbol on the outside of the body. Finally, the separation process is a process of individually separating a series of integrated circuits attached to the lead frame, and may be divided into a process of cutting the lead frame and a process of bending the cut lead to a predetermined shape.
상기 반도체의 조립공정중 반도체 칩과 리드 프레임의 이너 리드와의 와이어 본딩성과 다이 패드부의 다이 특성을 개선하기 위하여, 다이 패드(11)와 이너 리드(12)에 소정 특성을 갖는 금속 소재를 도금하는 경우가 많으며, 또한 몰딩 후 기판 실장을 위한 납땜성 향상을 위해 아우터 리드(13)의 일정 부위에 솔더(Sn-Pb) 도금을 행한다. 그러나, 상기 솔더 도금 과정에 있어서 도금액이 이너 리드(12)까지 침투하게 되는 경우가 빈번히 발생하므로, 이를 제거하기 위한 추가 공정을 필요로 하는 문제점이 있었다.In order to improve the wire bonding between the semiconductor chip and the inner lead of the lead frame and the die characteristics of the die pad portion during the assembly process of the semiconductor, a metal material having predetermined characteristics is plated on the die pad 11 and the inner lead 12. In many cases, solder (Sn-Pb) plating is performed on a portion of the outer lead 13 in order to improve solderability for mounting the substrate after molding. However, since the plating solution frequently penetrates to the inner lead 12 in the solder plating process, there is a problem of requiring an additional process for removing the plating solution.
이러한 문제점을 해결하기 위하여 제안된 것이 선도금 리드 프레임(pre-plated frame) 방법이다. 이 방법에 의하면 반도체 패키지 공정전에 납 젖음성(solder wettability)이 양호한 소재를 반도체 기판에 미리 도포하여 도금층을 형성하는 것으로서, 도 2에 도금층의 구조를 개략적으로 예시하였다.In order to solve this problem, a pre-plated frame method is proposed. According to this method, the structure of the plating layer is schematically illustrated in FIG. 2 as forming a plating layer by applying a material having good solder wettability to the semiconductor substrate before the semiconductor package process.
도 2는 선도금한 리드 프레임의 구조를 나타내는 도면이다. 구체적으로, Cu 기판(21)위에 중간 도금층으로서 Ni층(22)과 Pd/Ni 합금층(23)이 순차적으로 적층되어 있고, 상기 Pd/Ni 합금층(23) 상에 Pd층(24)이 최외곽 도금층으로 형성되어 있는 다층 구조의 도금층을 이루고 있다. 상기 다층의 도금층에 있어서, Ni층(22)은 기판(21)의 Cu 원자가 최외곽 표면까지 확산되어 산화물이나 황화물과 같은 Cu 화합물이 생성되는 것을 방지하기 위한 것으로서, 결국 Cu 확산에 대한 저지층의 역할을 하도록 형성된 것이다.2 is a view showing the structure of the lead frame leaded. Specifically, the Ni layer 22 and the Pd / Ni alloy layer 23 are sequentially stacked on the Cu substrate 21 as the intermediate plating layer, and the Pd layer 24 is formed on the Pd / Ni alloy layer 23. It forms the plating layer of the multilayered structure formed with the outermost plating layer. In the multilayer plating layer, the Ni layer 22 is for preventing Cu atoms of the substrate 21 from diffusing to the outermost surface to form Cu compounds such as oxides or sulfides. It was formed to play a role.
그러나, 상기 선도금 방법은 기판의 소재가 Cu 또는 Cu 합금일 경우에만 적용될 뿐 얼로이42(alloy42) 소재에는 적용하지 못하였다. 상기 얼로이42는 Ni 42%, Fe 58% 및 소량의 다른 원소로 구성되어 리드 프레임 소재로 널리 쓰이는데, 선도금을 행할 경우 부식이 심하게 일어나는 문제점이 있었다. 이는 얼로이42 소재의 Fe 성분과 도금층 성분인 Pd의 유전상 계열의 차이가 커서 갈바니 결합(Galvanic coupling)을 일으키기 때문이다.However, the lead method was applied only when the material of the substrate was Cu or Cu alloy, but did not apply to the alloy 42 material. The alloy 42 is composed of 42% Ni, 58% Fe, and a small amount of other elements, and is widely used as a lead frame material. This is because the galvanic coupling is caused by a large difference in the dielectric series between the Fe component of the alloy 42 and the Pd component of the plating layer.
상기 문제점을 해결하기 위하여 Shinko 전기는 얼로이42 소재에 Cu 또는 Cu 합금을 도금한 후 그 위에 Ni, Co 또는 Ni-Co 합금을 도금하고 그위에 귀금속(Pd, Au, Ag)등을 도금하는 방법이 제안되어 있다. 그러나, 이는 다음과 같은 이유로 인하여 실용화를 할 수 없었다. 첫째, Cu 도금욕으로써 CN-을 가장 많이 사용하게 되는데, 도금공정중 흡착된 CN-이온이 이후 도금되는 Pd 도금층의 밀착성과 내부식성을 크게 저하시킨다. 둘째, Cu와 Ni의 중간 도금층의 두꼐가 너무 두꺼워 리드 성형단계(forming)tl 균열이 발생하므로 납땜성, 금선과의 와이어 본딩성 등 반도체에서 요구되는 품질이 떨어진다.In order to solve the above problem, Shinko Electric plated Cu or Cu alloy on Alloy 42, and then plated Ni, Co or Ni-Co alloy on it and precious metals (Pd, Au, Ag) on it. Is proposed. However, this could not be put to practical use for the following reasons. First, CN - is most often used as a Cu plating bath, which greatly reduces the adhesion and corrosion resistance of the Pd plating layer which is subsequently plated with CN - ions adsorbed during the plating process. Second, since the thickness of the intermediate plating layer between Cu and Ni is too thick, lead forming tl cracking occurs, the quality required in the semiconductor, such as solderability and wire bonding property with gold wire, is inferior.
본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하여 도금층의 적층 구조를 개선함으로써 납땜성과 와이어 본딩성등이 우수한 반도체 리드 프레임을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a semiconductor lead frame excellent in solderability and wire bonding properties by solving the above problems and improving the laminated structure of the plating layer.
도 1은 통상적인 리드 프레임의 구조를 나타내는 개략적인 평면도이다.1 is a schematic plan view showing the structure of a conventional lead frame.
도 2는 종래 리드 프레임의 도금층 구조를 나타내는 개략적인 단면도이다.2 is a schematic cross-sectional view showing a plated layer structure of a conventional lead frame.
도 3은 본 발명에 따른 다층도금 리드 프레임의 도금층 구조를 나타내는 개략적인 단면도이다.3 is a schematic cross-sectional view showing a plated layer structure of a multilayer plated lead frame according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
11. 패드12. 이너리드Pad 12. Inner lead
13. 아우터리드21. Cu 기판13. The outer 21. Cu substrate
22. Ni 도금층23. Pd/Ni 합금 도금층Ni plating layer Pd / Ni Alloy Plating Layer
24. Pd 도금층 31. 얼로이42 기판24. Pd plating layer 31. Alloy 42 substrate
32. Cu 스트라이크 도금층33. 제1 합금 도금층Cu strike plating layer First alloy plating layer
34. 제1 합금 스트라이크 도금층 35. Ni 도금층34. First alloy strike plating layer 35. Ni plating layer
36. Pd 합금 도금층36. Pd alloy plating layer
상기 과제를 이루기 위하여 본 발명에서는, 반도체 리드 프레임을 이루고 있는 얼로이42(alloy42) 소재의 기판상에 Cu 스트라이크 도금층, 제1 스트라이크 도금층, Ni 도금층 및 Pd 합금 도금층이 차례로 적층되어 있는 것을 특징으로 하는 다층도금 리드 프레임이 제공된다.In order to achieve the above object, in the present invention, a Cu strike plating layer, a first strike plating layer, a Ni plating layer, and a Pd alloy plating layer are sequentially stacked on an alloy 42 material substrate that forms a semiconductor lead frame. Multilayer plating lead frames are provided.
본 발명에 있어서, 상기 Cu 스트라이크 도금층과 제1 스트라이크 도금층 사이에 제1 합금 도금층을 더 포함하는 것이 바람직하다. 상기 제1 합금 도금층은 Ni, Co, W 및 Ag로 이루어진 군에서 선택된 어느 하나의 금속 또는 그 합금으로 이루어진 것으로서 그 두께가 0.1 내지 5㎛인 것이 바람직하다.In the present invention, it is preferable to further include a first alloy plating layer between the Cu strike plating layer and the first strike plating layer. The first alloy plating layer is made of any one metal selected from the group consisting of Ni, Co, W, and Ag or an alloy thereof, and preferably has a thickness of 0.1 to 5 μm.
본 발명에 있어서, 상기 Ni 도금층과 Pd 합금 도금층 사이에 Pd 스트라이크 도금층을 더 포함하는 것이 바람직하다. 상기 Pd 스트라이크 도금층의 두께는 0.01 내지 2㎛인 것이 바람직하다.In the present invention, it is preferable to further include a Pd strike plating layer between the Ni plating layer and the Pd alloy plating layer. It is preferable that the thickness of the said Pd strike plating layer is 0.01-2 micrometers.
본 발명에 있어서, 상기 제1 스트라이크 도금층은 Pd, Pt 및 Au로 이루어진 군에서 선택된 어느 하나의 금속 또는 그 합금으로 이루어진 것으로서 그 두께가 0.01 내지 5㎛인 것이 바람직하다.In the present invention, the first strike plating layer is made of any one metal or an alloy thereof selected from the group consisting of Pd, Pt and Au, and preferably has a thickness of 0.01 to 5 μm.
본 발명에 있어서, 상기 Cu 스트라이크 도금층은 그 두께가 0.01 내지 5㎛인 것이 바람직하고, 상기 Ni 도금층은 그 두께가 20 내지 80㎛인 것이 바람직하다.In the present invention, the Cu strike plating layer preferably has a thickness of 0.01 to 5 μm, and the Ni plating layer preferably has a thickness of 20 to 80 μm.
본 발명에 있어서, 상기 Pd 합금 도금층은 Pd를 주성분으로 하고 Au, Co, W, Ag, Ti, Mo, Sn 중 어느 하나의 원소가 첨가되는 것으로서, 상기 Pd 또는 Pd 합금 도금층의 두께는 0.05 내지 20㎛인 것이 바람직하다.In the present invention, the Pd alloy plating layer is a main component of Pd is added to any one of Au, Co, W, Ag, Ti, Mo, Sn, the thickness of the Pd or Pd alloy plating layer is 0.05 to 20 It is preferable that it is micrometer.
이하, 첨부된 도면을 중심으로 본 발명의 특징을 상세히 설명하기로 한다.Hereinafter, features of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 반도체 리드 프레임의 도금층 구조를 나타낸 개략적인 단면도이다. 구체적으로, 반도체 리드 프레임을 이루고 있는 얼로이42 소재의 기판(31) 위에 Cu 스트라이크 도금층(32), Pd, Pt, Au 또는 이들의 합금 스트라이크 도금층(34), Ni 도금층(35) 및 Pd 합금층(36)이 순차적으로 형성되어 있다. 여기서, 상기 Cu 스트라이크 도금층(32)과 Pd, Pt, Au 또는 이들의 합금 스트라이크 도금층(34) 사이에 Ni, Co, W, Ag 또는 이들의 합금 도금층(33)을 더 형성할 수도 있다. 또한, 상기 Ni 도금층(35)과 Pd 합금층(36) 사이에 Pd 스트라이크 도금층(도시되지 않음)을 더 형성할 수도 있다.3 is a schematic cross-sectional view showing a plating layer structure of a semiconductor lead frame according to the present invention. Specifically, the Cu strike plating layer 32, Pd, Pt, Au or their alloy strike plating layer 34, Ni plating layer 35 and Pd alloy layer on the alloy 31 material 31 of the semiconductor lead frame 36 is formed sequentially. Here, Ni, Co, W, Ag or their alloy plating layer 33 may be further formed between the Cu strike plating layer 32 and Pd, Pt, Au or their alloy strike plating layer 34. In addition, a Pd strike plating layer (not shown) may be further formed between the Ni plating layer 35 and the Pd alloy layer 36.
상기 구조에 있어서, Cu 스트라이크 도금층(32)은 얼로이42의 표면전위를 높여 최외곽층간의 전위차이를 크게 줄이는 역할을 한다.In the above structure, the Cu strike plating layer 32 increases the surface potential of the alloy 42 and greatly reduces the potential difference between the outermost layers.
또한, Ni, Co, W, Ag 또는 이들의 합금 도금층(33)은 기판의 부식속도를 낮추는 역할을 하고, 상기 Pd, Pt, Au 또는 이들의 합금 스트라이크 도금층(34)은 수소와 염소이온등 부식에 큰 영향을 주는 이온들의 확산을 현저히 막는 장벽 역할을 한다.In addition, Ni, Co, W, Ag or their alloy plating layer 33 serves to lower the corrosion rate of the substrate, the Pd, Pt, Au or their alloy strike plating layer 34 corrosion of hydrogen and chlorine ion, etc. It acts as a barrier to significantly prevent the diffusion of ions that have a great impact on the ions.
본 발명의 Ni층(35)은 Cu 원자가 최외곽 표면까지 확산되어 산화물이나 황화물과 같은 Cu 화합물(reactive copper products)을 생성하는 것을 방지하기 위한 것으로서, 결국 Cu 확산에 대한 방해층의 역할을 하도록 형성한 것이다.The Ni layer 35 of the present invention is to prevent Cu atoms from diffusing to the outermost surface to form Cu compounds (reactive copper products) such as oxides or sulfides, and thus formed to serve as a barrier layer for Cu diffusion. It is.
한편, Ni 도금 이후에 형성하는 Pd 스트라이크 도금층(도시되지 않음)은 중간층인 Ni 도금층(35) 표면의 기공을 은폐시키고 표면조도를 균일화할 수 있게 하므로, 이어서 전착될 최외각 도금층(36)의 두께를 균일하게 유지할 수 있다. 이렇게 하면, 염수 분위기(salty atmosphere) 하에서의 전형적인 부식 현상인 국부 부식을 현저히 줄일 수 있는 효과가 있다. 상기 Pd 스트라이크 도금층의 또다른 역할은 Ni 도금층(35)과 최외곽층인 Pd 합금 도금층(36)의 결합력을 증대시키는 매체로서의 역할을 하는 것이다. 이러한 접착력 강화를 통하여 리드 프레임의 패드 상에 반도체 칩을 실장한 후에 이어지는 트리밍(triming) 및 포밍(forming) 과정에서 발생되는 균열의 생성 및 진행을 최소화시킬 수 있다. 따라서, 내식성의 증가는 물론 중간층의 Ni 확산도 방지하는 역할을 하게 됨으로써 결국 납땜성을 증가시킨다.On the other hand, the Pd strike plating layer (not shown) formed after the Ni plating can conceal pores on the surface of the Ni plating layer 35, which is the intermediate layer, and make the surface roughness uniform, and thus the thickness of the outermost plating layer 36 to be electrodeposited. Can be kept uniform. This has the effect of significantly reducing local corrosion, which is a typical corrosion phenomenon under a salty atmosphere. Another role of the Pd strike plating layer is to serve as a medium for increasing the bonding force between the Ni plating layer 35 and the outermost layer of the Pd alloy plating layer 36. Through the strengthening of the adhesive force, it is possible to minimize the generation and progress of cracks generated during the trimming and forming process after mounting the semiconductor chip on the pad of the lead frame. Therefore, the corrosion resistance is increased as well as the role of preventing Ni diffusion of the intermediate layer, thereby increasing the solderability.
상기 Pd 합금 도금층(36)은 Pd를 주성분으로 하고, Au,Co, W, Ag. Ti, Mo, Sn 중 어느 하나의 원소가 첨가된 합금을 사용하는 것이 바람직하다. 그리고, 상기 Pd 합금 도금층(36)의 두께는 0.05 내지 20㎛가 적당한데, Pd에 첨가되는 합금 원소의 양에 따라 적정 두께의 범위가 결정된다. 예를 들면, 합금 원소의 양이 증가함에 따라 도금층의 두께는 얇아진다. 이중 Pd-Au 합금은, 최외곽층에 존재하는 Au로 인해 와이어 본딩시에 Au 와이어와의 본딩성을 높이기 위한 것이며, 또한 순수 Pd에 비하여 Pd-Au 합금이 더 우수한 내식성을 갖기 때문에 내식성을 높일 수 있다. 이러한 근거는 Pd 도금층의 부식성을 결정하는 요인중의 하나로서 도금층 형성시 도금층내로 확산되는 수소의 양(수소흡장량)이 있는데, 이 수소흡장량은 순수한 Pd에 비하여 Pd-Au 합금의 경우 매우 적기 때문이다.The Pd alloy plating layer 36 has Pd as a main component and Au, Co, W, Ag. It is preferable to use an alloy to which any one of Ti, Mo and Sn is added. The thickness of the Pd alloy plating layer 36 is appropriately 0.05 to 20 µm, but the range of the appropriate thickness is determined according to the amount of alloying element added to Pd. For example, as the amount of alloying elements increases, the thickness of the plating layer becomes thinner. The dual Pd-Au alloy is intended to increase bonding property with Au wire at the time of wire bonding due to Au present in the outermost layer, and further increase corrosion resistance because Pd-Au alloy has better corrosion resistance than pure Pd. Can be. This is one of the factors that determine the corrosiveness of the Pd plating layer, which is the amount of hydrogen (hydrogen storage amount) diffused into the plating layer when the plating layer is formed. This hydrogen storage amount is very small for Pd-Au alloys compared to pure Pd. Because.
이상에서 살펴본 바와 같이, 본 발명에 따른 다층도금 리드 프레임은 와이어 본딩성 및 납땜성 등 리드 프레임의 제반 특성이 향상되어, 반도체 패키지 공정에 있어서의 높은 수율을 기대할 수 있어 생산성 향상을 도모할 수 있다.As described above, the multilayer plated lead frame according to the present invention improves various characteristics of the lead frame such as wire bonding property and solderability, and can expect high yield in the semiconductor package process, thereby improving productivity. .
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20120227 Year of fee payment: 14 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |