KR980010713A

KR980010713A - 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치 및 제어방법

Info

Publication number: KR980010713A
Application number: KR1019960028958A
Authority: KR
Inventors: 백승국
Original assignee: 이종수; 엘지산전 주식회사
Priority date: 1996-07-18
Filing date: 1996-07-18
Publication date: 1998-04-30
Also published as: KR100201404B1; CN1063876C; CN1180258A

Abstract

본 발명은 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치 및 제어방법에 관한 것으로, 종래에는 출력보드에서 래치의 이상이나 트랜지스터의 오류로 인한 쇼트현상과 같은 하드웨어적인 페일((FAIL)이 발생할 경우에는 출력명령을 취소하는 명령을 내린다 하더라도 안전측으로 돌릴 수 없는 문제점이 있고, 외부기기로 전원이 항상 들어가야 하는 안전상의 문제로 인하여 전원도 2중화하여 사용할 경우 이는 비용이 많이 들고 궁극적으로 그 2중화된 전원도 페일(FAIL)이 발생하였을 때 전원단의 출력회로가 쇼트될 수도 있어 단순전원 2중화로는 안전한 시스템을 구축할 수 없는 문제점이 있다. 따라서, 본 발명은 시스템 페일시에도 안전측으로 동작하여 인명이나 재산상의 손실이 없도록 하고 2중전원시는 물론이고 단일 전원사용시에도 계 절체가 이루어질 수 있도록 한다.

Description

바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치 및 제어방법

제1도는 종래의 계전연동장치 구성도.

제2도는 제1도에서, 출력보드의 상세도.

제3도는 계전연동장치의 제어흐름도.

게4도는 제2도에서, 출력회로가 페일되어 쇼트될 경우를 대비한 2계로 절체가능한 경우를 보여주는 출력보드의 다른 실시예.

제5는 본 발명의 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치 구성도.

제6도는 제5도에서, 출력보드의 상세도.

제7도는 제6도에서, 바이탈 전원차단 계전기(VPOR)와 구동 트랜지스터 상태에 따른 판정 진리표로서, (가)는 여자접점을 이용하여, 시험 출력에 대한 응답을 하게 했을 때의 진리표이고, (나)는 낙하접점을 이용하여, 시험 출력에 대한 응답을 하게 했을 때의 진리표이다.

제8도는 본 발명의 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 제어방법에 대한 흐름도.

제9도는 제5도에서, 출력보드가 여러개 있을때의 페일세이프(failsafe) 구현장치 구성도.

제10도는 제9도를 개선한 페일세프(failsafe) 구현장치 구성도.

제11도는 제10도에서, 바이탈 전원차단 계전기 제어보드의 연결관계 구성도.

제12도는 n개의 바이탈 전원차단 계전기가 있을 경우의 페일세이프(failsafe) 제어방법에 대한 동작흐름도.

* 도면의 주요 부분에 대한 부호의 설명

10：씨피유 20： 출력보드

20a：래치 20b：제1 포토 커플러

20c：출력회로 20d：입력회로

20e：제2포토 커플러 20f：버퍼

20g：바이탈 전원차단 계전기 제어부 30：로직전원 공급부

40：출력 계전기 50：바이탈 전원차단 계전기(VPOR)

201：시험 출력부 202：VPOR 구동신호 발생부

203：시험 입력부

본 발명은 시스템이 고장날 경우 안전측으로 동작하여 인명이나 재산상의 손실을 최대한 억제할 수 있도록 한 페일세이프 구현장치 및 방법에 관한 것으로, 특히 바이탈 전원차단 계전기(VITAL POWER OFF RELAY：VPOR)를 채용하여, 고장이 발생하였을 때 시스템은 다운(DOWN)되더라도 바이탈 전원차단 계전기를 통해 각 출력보드로 입력되는 전원을 차단함으로써 최종 출력 계전기들이 안전하게 동작을 하도록 한 바이탈 전원차단 계전기를 이용한 페일세이프 구현장치 및 방법에 관한 것이다.

종래의 계전연동장치 구성은, 제1도에 도시된 바와 같이, 시스템의 동작상태에 따라 계전기를 동작시키기 위한 출력명령을 내리는 씨피유(10)와, 상기 씨피유(10)의 출력명령에 따라 계전기 구동용 외부전원을 계전기로 공급 또는 차단하는 출력보드(20)와, 상기 씨피유(10)와 출력보드(20)를 동작시키기 위한 로직전원을 공급하는 로직전원 공급부(30)와, 상기 출력보드(20)로부터 공급되는 계전기 구동용 외부전원을 신호기나 전철기 또는 외부기기에 공급하는 출력계전기(40)로 구성된다.

상기에서 출력보드(20)는, 제2도에 도시된 바와 같이, 씨피유로부터 입력되는 출력신호의 값을 리셋신호가 인가되기 전까지 유지하고 있는 래치(20a)와, 상기 래치(20a)로부터 제공되는 출력신호를 광신호 변환하고 이를 다시 전기적인 신호로 환원시켜 출력하는 제1포토 커플러(20b)와, 상기 제1포토 커플러(20b)로부터 입력되는 출력신호에 따라 외부로부터 공급되는 계전기 구동용 외부전원을 계전기의 코일부로 공급하는 출력회로(20c)에, 상기 입력회로(20c)로부터 계전기로 공급되는 전원을 받아들이는 입력회로(20d)와, 상기 입력회로(20d)로부터 출력되는 입력신호를 광신호로 변환하고 이를 다시 전기신호로 환원시켜 다음단으로 출력하는 제2포토 커플러(20e)와, 상기 제2포토 커플러(20e)로부터 입력받은 신호를 버퍼링하여 씨피유로 제공하는 버퍼(20f)로 구성된다.

이와 같이 구성된 종래의 기술에 대해서 살펴보면 다음과 같다.

로직전원 공급부(30)에서 씨피유(10)와 출력보드(20)로 로직전원을 공급하여 동작가능한 상태에서, 씨피유(10)가 시스템의 상태에서 맞게 출력명령을 내린다.

가령, 씨피유(10)가 하이상태의 출력명령을 내리면 제2도에 도시한 출력보드(20)의 래치(20a)에서 리셋신호가 인가되기 전까지 하이상태를 유지함과 아울러 그 하이상태의 신호를 제1포토 커플러(20b)를 출력한다.

그러면, 제4도에서와 같이 하이신호가 제1포토 커플러(20b)의 포토 다이오드(PD1)의 애노드로 공급됨에 따라 턴온되어 광신호를 발생하고, 이 발생된 광신호가 포토 트랜지스터(PT1)가 입력받아 턴온되고 이에 따라 광신호에 비례하는 전기적인 신호로 변환하여 출력회로(20c)인 트랜지스터(Q1)로 공급한다.

상기 제 1포토 커플러(20b)로부터의 전기신호에 의해 트랜지스터(Q1)가 구동되어 계전기 구동용 외부전원(E)이 출력계전기(40)의 코일부로 인입되고 이에 따라 계전기는 여자된다.

이렇게 여자된 접점으로 연결된 신호기나 전철기 또는 외부기기로 상기 외부전원이 들어가 동작이 된다.

이때 상기 출력회로(20c)에서 출력 계전기(40)로 출력되는 외부전원은 다시 입력회로(20d)로 피드백되어 제2포토 커플러(20e)의 포토다이오드(PD2)로 인가된다.

이에 상기 제 2포토 커플러(20e)의 포토 다이오드(PD2)가 입력회(20d)로부터 출력되는 신호를 광신호로 변환시켜 출력하면, 이를 포토 트랜지스터(PT2)가 그 광신호에 비례하는 전기신호로 환원시켜 버퍼(20f)로 제공한다.

그러면, 상기 씨피유(10)에서 버퍼(20f)에 저장되어 있는 값을 읽어 들인다.

따라서, 씨피유(10)는 내보낸 출력과 읽어들인 입력을 비교하여 서로 상이할 경우 이를 고장(fail)로 감지하고, 출력을 다시 로우상태의 출력 신호로 하여 출력보드(20)로 내보낸다.

그러면, 래치(20a)를 통해 제공된 로우상태의 출력명령이 제1포토 커플러(20b)의 포토 다이오드(PD1)의 애노드로 공급됨에 따라 상기 포토 다이오드(PD1)는 턴오프상태가 되고 이와 아울러 포토 트랜지스터(PT1)도 동작하지 않게 되어 출력회로(20c)인 트랜지스터(Q1)가 턴오프됨에 따라 출력계전기(40)의 코일부로 외부전원이 공급되지 않게 된다.

결국, 페일세이프(failsafe)를 구현하는 것이다.

제4도는, 씨피유(10)에서 출력되는 출력명령은 래치(20a)가 고장나면 출력회로(20c)에 전달할 수 없고 또한 명령을 받았다 하여도 출력회로(20c)의 트랜지스터(Q1)가 고장 즉 페일(FAIL)되어 쇼트가 되어 있다면 외부기기로부터 전원이 항상 들어가므로 안전상 문제가 발생하게 된다. 이러한 현상를 방지하기 위하여 전원도 2중화하여 쓰고있는 경우를 도시한 것이다.

결국, 제4도에서 1계의 래치(20a) 이상이나 출력회로(20c)인 트랜지스터(Q1)가 쇼트되어 동작할 수 없는 상태에서 씨피유(10)는 2계의 래치(20a')나 트랜지스터(Q1')를 사용하여 외부로부터의 외부기기 전원을 계전기(40)의 코일부로 공급하도록 한다.

이상에서의 동작에 대해서 제3도에 의거하여 다시한번 간단히 살펴보면, 씨피유(10)에서 출력명령을 출력보드(20)로 내리면, 상기 출력보드(20)가 출력계전기(40)를 제어하여 신호기나 전철기 또는 외부기기에 외부로부터 공급되는 외부기기 구동전원을 공급한다.

이때 상기 씨피유(10)는 상기 출력 계전기(40)로 출력되는 계전기 출력신호를 피드백받아 정보를 읽어들인다음 출력신호와 비교한다.

비교결과, 다르면 출력보드(20)로 내보낸 출력명령을 취소하는 명령을 내보내 제4도에서와 같이 2계 시스템으로 절체하도록 하여 안전하게 동작하도록 하고, 같으면 계속해서 출력명령을 내린다.

그러나, 상기에서와 같은 종래기술에 있어서, 출력보드에서 래치의 이상이나 트랜지스터의 오류로 인한 쇼트현상과 같은 하드적인 페일(FAIL)이 발생할 경우에는 출력명령을 취소하는 명령을 내린다 하더라도 안전측으로 돌릴 수 없는 문제점이 있고, 외부기기로 전원이 항상 들어가야 하는 안전상의 문제로 인하여 제4도에서와 같이 전원도 2중화하여 사용할 경우 이는 비용이 많이 들고 궁극적으로 그 2중화된 전원도 페일(FAIL)이 발생하였을 때 전원단의 출력회로가 쇼트될 수도 있어 단순전원 2중화로는 안전한 시스템을 구축할 수 없는 문제점이 있다.

따라서, 본 발명의 목적은 시스템 페일시에도 안전측으로 동작하여 인명이나 재산상의 손실이 없도록 하고 2중전원시는 물론이고 단일 전원사용시에도 계 절체가 이루어질 수 있도록 한 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치 및 제어 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 제어방법, 제7도에 도시한 바와 같이, 출력보드로 내린 출력명령과 상기 출력보드로부터 출력 계전기로 출력되는 정보를 비교하는 제1단계와; 상기 제1단계에서 같을 경우에는 다음 동작을 수행하고 서로 다른 경우 출력보드로 VPOR 차단명령을 내려 VPOR로부터 출력 계전기로 공급하는 VPOR전원을 차단하도록 하는 제2단계와; 상기 VPOR에서 출력 계전기로 제공되는 정보를 읽어들여 정상동작을 하는지의 여부를 판단하는 제3단계와; 상기 제3단계에서 정상동작으로 판단되면 VPOR차단명령을 취소하는 명령을 출력보드로 출력하여 그 명령을 수행하도록 하고 비정상동작으로 판단되면 출력보드로 내보낸 출력명령을 취소하는 명령과 VPOR 차단명령을 출력보드로 내보내는 안전동작을 구현하도록 하는 제4단계로 이루어진다.

상기 각 단계로 이루어진 방법을 수행하기 위한 본 발명 바이탈 전원차단 계전기를 이용한 페일세이프 구현장치 구성은 , 제5도에 도시한 바와 같이, 시스템의 동작상태에 따라 계전기를 동작하기 위한 출력명령을 내리는 씨피유(10)와, 입력되는 제어신호에 따라 외부로부터 공급되는 계전기 구동용 외부전원을 출력보드로 제공하기 위한 바이탈 전원차단 계전기(50)와; 상기 씨피유(10)의 출력명령에 따라 계전기 구동용 외부전원을 계전기로 공급 또는 차단하도록 제어하고 또한 바이탈 전원 계전기를 제어하기 위한 제어신호를 출력하는 출력보드(20)와, 상기 씨피유(10)와 출력보드(20)를 동작하기 위한 로직전원을 공급하는 로직전원 공급부(30)와, 상기 출력보드(20)로부터 공급되는 계전기 구동용 외부전원을 신호기나 전철기 또는 외부기기에 공급하는 출력 계전기(40)로 구성된다.

이와 같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.

시스템의 파워를 온 시키면, 로직전원 공급부(30)에서 씨피유(10)와 출력보드(20)로 로직전원을 공급하여 동작가능한 상태에서, 먼저 출력보드(20)로 바이탈 전원차단 계전기(이하, VPOR이라 약칭함) 제어신호를 출력한다.

그러면, 그 VPOR 제어신호는 제6도에서와 같이 VPOR 제어부(20g)의 VPOR구동신호 발생부(202)의 제1래치(202a), 제3포토 커플러(202b)를 통해 구동 트랜지스터(202c)로 인가되어 온시킨다.

상기 구동트랜지스터(202c)가 온되면 바이탈 전원차단 계전기(50)는 여자되고, 여자접점을 통하여 계전기 구동용 외부전원이 출력회로(20c)로 제공된다.

이때 씨피유(10)로부터 출력명령을 래치(20a)와 제1포토 커플러(20b)를 통해 받은 출력회로(20c)인 트랜지스터가 구동하여 상기 바이탈 전원차단 계전기(50)로부터 제공받은 계전기 구동용 외부전원을 출력 계전기(40)로 출력한다.

계전기 구도용 외부전원은 출력 계전기(40)의 코일부로 인입되고 이에 따라 계전기는 여자된다.

이때 상기 출력회로(20c)에서 출력 계전기(40)로 출력되는 정보가 입력회로(20d)로 피드백되어 제2포토 커플러(20e)를 거쳐 버퍼(20f)에 저장된다.

그러면, 상기 씨피유(10)에서 버퍼(20f)에 저장되어 있는 값을 읽어들여 출력보드(20)로 내린 출력명령과 비교하여 두 값이 다른지 아니면 같은지를 비교한다.

비교결과, 다르면 씨피유(10)는 VPOR 구동신호 발생부(20g)의 제1래치(202a)로 VPOR 차단명령을 내린다.

이 VPOR 차단명령은 제3포토 커플러(202b)를 거쳐 구동 트랜지스터(202c)를 오프시켜 바이탈 전원차단 계전기(50)가 무여자 된다.

상기 바이탈 전원차단 계전기(50)가 무여자됨에 따라 출력회로(20c)를 통해 출력계전기로 들어가는 계전기 구동용 외부전원이 차단된다.

또한, 상기 바이탈 전원차단 계전기(50)를 제어하는 회로인 VPOR 구동신호 발생부(202)에 페일(FAIL)이 발생할 때(예를들면, 래치의 페일로 출력이 로우로 떨어지거나 외부전원의 정전 등……)에는 구동 트랜지스터(202c)가 오프되어 상기 바이탈 전원차단 계전기(50)는 자동으로 무여자된다.

그러나, 만약 구동 트랜지스터(202c)에 페일이 발생되어 쇼트(short) 현상을 일으키면 바이탈 전원차단 계전기(50)는 항상 여자되므로 상기 계전기(50)를 낙하시킬 수 없게 된다.

그러므로 상기 구동 트랜지스터(202c)에 대한 이상유무한 수시로 검사하지 않으면 안된다. 이러한 문제는 바이탈 전원차단 계전기(50)의 접점을 통해 피드백 받음으로써 해결한다.

즉, 상기 구동 트랜지스터(202c)가 정상일 때는 시험 입력부(201)의 제2래치(201a)와 제4포토 커플러(201b)를 통해 시험신호를 구동 트랜지스터(202c)로 출력하여, 상기 구동 트랜지스터(202c)가 오프가 되도록 하면 바이탈 전원차단 계전기(50)가 무여자 되므로, 무여자 접점이나 여자접점을 이용 시험 출력부(203)의 제5포토 커플러(203a)가 피드백받는다.

이렇게 피드백된 신호를 제1버퍼(203b)로 제공되면 이를 씨피유(10)에서 읽어들인 후 검사해 상기 구동 트랜지스터(202c)의 이상유무를 확인하고 동시에 바이탈 전원차단 계전기(50)의 이상유무도 확인한다.

상기에서 여자 접점을 이용할 경우 정상적인 상태에서 시험출력을 하면 하이신호가 읽히도록 회로를 구성하고, 시험출력을 하지 않으면(정상 동작중) 로우신호가 읽히도록 하거나, 또는 낙하 접점을 이용하여 위의 예와는 반대로 되도록 하면 구동 트랜지스터(202c)의 이상유무를 검사할 수 있다.

이때의 상태를 진리표로 만들면 제7도의 (가)(나)에 도시한 바와 같다.

즉, 시험 출력치와 시험 입력치를 받아들여 제7도에 도시한 (가) (나)와 같은 동작을 하는지 비교하여 정상동작을 하면 씨피유(10)는 VPOR 차단명령을 취소하는 대한민국을 VPOR 제어부(20g)의 VPOR 구동신호 발생부(202)를 통해 바이탈 전원차단 계전기(50)로 내려 차단 취소명령을 수행있도록 한다.

그리고, 상기에서 정상동작이 아니면 씨피유(10)는 출력회로(20c)로 내보낸 출력명령을 취소하는 명령을 내보내고, 출력회로가 2계로 되어있을 경우에는 2계 시스템으로 절체한다.

도9는 여러장의 출력보드가 있을 경우 별도의 VPOR 제어보드(60)를 두어 바이탈 전원차단 계전기(50) 하나로 여러 출력보드(20a, 20b, 20c…)로 인입되는 계전기 구동용 외부전원을 제어 할 수 있도록 한 구조로, 상기 VPOR 제어보드(60)는 각 출력보드상의 VPOR 제어회로와 동일한 구성을 갖는다.

상기에서와 같이 VPOR 제어보드(60)를 사용하는 이유는, 여러장의 출력보드를 사용할 경우 그 출력보드상의 VPOR 제어회로를 두면 비용의 상승등 여러 가지 문제를 야기시킬 수 있기 때문이다.

따라서, 별도의 통합 VPOR 제어보드(60)를 두어 출력보드 상에 있는 VPOR 제어회로의 역할을 수행할 수 있도록 함으로써 관리 및 비용의 절감효과를 기대할 수 있도록 한다.

상기 VPOR 제어보드(60)는 제 6도에 도시한 VPOR 제어부(20g)와 동일한 구조를 가지며, 페일 발생시 출력보드로 VPOR 차단명령을 내려 바이탈 전원차단 계전기(50)를 무여자 시킴으로써 출력보드로 인입되는 계전기 구동용 외부 전원을 차단하도록 하는 것이다.

제10도와 제11도는 제9도에서와 같이 구성할 때 나타날 수 있는 바이탈 전원차단 계전기(다섯째)의 오류에 대비하여 좀 더 안전하게 2차로 보드 전원을 제어할 수 있도록 구성한 것이다.

먼저, 제9도에서와 같은 구조를 가질 때 나타날 수 있는 문제점은, 이 구조를 철도와 관계된 특수한 환경하에서 동작을 하게될 경우 백만분의 일의 고장확률(예를들어 VPOR 제어회로와 출력회로인 트랜지스터가 모두 페일되어 더 이상 제어할 수 없는 상황등……)도 배제할 수 없게 된다.

따라서, 좀 더 안전한 시스템으로 하기 위하여 각 출력보드(20a, 20b, 20c,……)별로 전원을 공급하는 보드 VPOR(20a', 20b', 20c',……)를 두고, 또한 이 보드 VPOR로 인입되는 외부전원의 공급통로를 메인 VPOR(70)를 두어 외부전원을 공급함과 동시에 VPOR 보드(60) 자체의 고장을 감시하여 출력을 차단할 수 있도록 한다.

상기에서와 같이 메인 VPOR(70)를 통하여 외부전원을 공급하면 3중효과, 즉출력을 차단하는 출력차단명령과 출력차단명령 실패시 보드 VPOR 차단명령 그리고 최종적인 메인 VPOR 차단명령과 같은 효과를 거둘 수 있다.

상기 VPOR 제어보드(60)의 동작에 대하여 제10도에 의거하여 살펴보면, 상기 VPOR 제어보드(60)는 각각에 출력회로가 내장되어 개별적으로 보드 VPOR(20a', 20b', 20c',……)를 제어하며, 각 출력보드(20a, 20b, 20c,……)의 페일시 우선적으로 출력 계전기를 차단하여 전원을 차단한다.

그리고, 보드 VPOR(20a', 20b', 20c',……)에 오류가 발생하여 접점이 떨어지지 않을 경우 2단계로 메인 바이탈 전원차단 계전기(70)를 조작하여 출력보드(20a, 20b, 20c,……)로 인입되는 계전기 구동용 외부전원을 차단한다.

그러므로, 보드 VPOR(20a, 20b, 20c,……)의 접점으로 연결되는 전원선은 메인 바이탈 전원차단 계전기(60)의 접점으로 연결되는 전원선은 메인 바이탈 전원차단 계전기(60)의 접점을 통로로 사용한다. 결국 좀더 완벽하게 페일세이프를 구현할 수 있다.

상기 보드 VPOR(20a')를 포함한 전체 구성을 살펴보면 제11도에 도시한 바와 같다.

상기의 동작에 대하여 제12도에 도시한 흐름도에 의거하여 다시한번 살펴보면, 씨피유(10)에서 출력보드(20a, 20b, 20c,……)로 출력명령을 내리면, 상기 출력보드(20a, 20b, 20c,……)는 씨피유(10)에서 내린 명령에 따라 출력 계전기로 출력(하이신호)을 내보내면 이때 씨피유(10)는 그 출력계전기로 출력되는 신호를 피드백받아 출력신호와 피드백하여 얻은 신호를 비교한다.

비교결과, 다르면 에러가 난 보드만 차단할 것인지 모두 차단할 것 인지를 판단한다.

판단결과, 에러가 난 보드만 차단할 경우 씨피유(10)는 출력보드(20a, 20b, 20c,……)로 내보낸 출력명령(하이신호)을 취소하는 명령(로우신호)과 VPOR 제어보드(60)로 보드 VPOR(20a', 20b', 20c',……)중 해당하는 곳에 VPOR 차단명령을 내보낸다.

그러면 VPOR 제어보드(60)는 해당하는 보드 VPOR을 차단하여 해당 보드의 출력만 차단하고 2계 시스템으로 절체하도록 한다.

이렇게 절체된 2계의 씨피유는 병렬로 결선된 2계 시스템의 해당보드가 정상인지를 확인한다.

이때 정상이면 1계에서 실패한 출력명령을 2계에서 실행하고, 1계와 같은 검증단계를 거치고, 정상이 아니면 1계의 씨피유는 1계의 메인 바이탈 전원차단 계전기(70)로 2계의 씨피유는 2계의 메인 바이탈 전원차단 계전기로 차단명령을 내려 시스템 전체의 출력을 차단한다.

그리고, 상기에서 에러발생시 모든 보드를 차단할 경우 씨피유(10)는 출력보드(20a, 20b, 20c,……)로 출력명령을 취소하는 명령과 VPOR 제어보드(60)로 메인 VPOR 차단명령을 내보낸다.

이에 상기 VPOR 제어보드(60)는 메인 VPOR(70)을 차단하여 해당 계에 속한 시스템의 출력보드들의 출력을 차단한다.

이상에서 상세히 설명한 바와 같이 본 발명은 페일세이프(failsafe)가 요구되는 모든 시스템에 적용될 수 있도록 하고, 특히 열차운행 시스템이나 그밖의 사고시 치명적인 피해를 입을 가능성이 있는 곳이면 어느 곳이나 적용할 수 있도록 하여 재산과 인명의 손실을 미연에 방지할 수 있도록 한다.

Claims

시스템의 동작상태에 따라 계전기를 동작하기 위한 출력명령과 제어신호를 출력하는 씨피유와; 입력되는 제어신호에 따라 외부로부터 공급되는 계전기 구동용 외부전원을 출력보드로 제공하기 위한 바이탈 전원차단 계전기와; 상기 씨피유의 출력명령과 제어신호에 따라 상기 바이탈 전원차단 계전기로부터 계전기 구동용 외부전원을 출력 계전기를 통해 외부기기로 공급또는 차단하도록 제어함과 아울러 상기 바이탈 전원차단 계전기를 제어하는 출력보드로 구성함을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치.
제1항에 있어서, 출력보드는 바이탈 전원차단 계전기를 제어하기 위한 신호를 발생함과 아울러 그의 이상유무를 확인할 수 있도록 하는 VPOR 제어수단을 더 포함하여 구성함을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치.
제2항에 있어서, VPOR 제어수단은 씨피유로부터 발생되는 VPOR 제어신호에 따라 바이탈 전원차단 계전기의 동작을 제어하는 VPOR 구동신호 발생수단과; 상기 바이탈 전원차단 계전기의 이상유무의 판별을 위해 시험신호를 출력하는 시험 출력수단과; 상기 시험 출력수단에서 시험신호를 출력했을 때 이에 대한 이상유무 정보를 읽어들어는 시험 입력수단으로 구성함을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이크(failsafe) 구현장치.
제3항에 있어서, 시험 입력수단은 씨피유로부터 출력되는 시험신호를 일정시간 저장하는 제2래치와; 상기 제2래치의 출력을 광신호로 변환하고 다시 전기적인 신호로 환원시켜 출력하는 제4포토 커플러로 이루어짐을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치.
제3항에 있어서, VPOR 구동신호 발생수단은 씨피유로부터 출력되는 제어신호를 일정시간 동안 저장하는 제1래치와; 상기 제1래치로부터 제공되는 제어신호를 광신호를 제어신호로 변환하고 이를 다시 전기적인 신호로 환원시켜 출력하는 제3포토 커플러와; 상기 제3포토 커플러로부터 제공된 신호에 따라 턴온 또는 턴오프하여 바이탈 전원차단 계전기를 제어하는 구동 트랜지스터로 구성함을 특징으로 하는 바이탈전원차단 계전기를 이용한 페일세이프(failsafe)구현장치.
제3항에 있어서, 시험 출력수단은 바이탈 전원차단 계전기의 접점으로부터 피드백 받은 신호를 다음단으로 출력하는 제5포토 커플러와; 상기 제5포토 커플러로부터 출력되는 신호를 일시적으로 저장하는 버퍼로 구성함을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치.
출력보드로 내린 출력명령과 그 출력보드로부터 출력 계전기로 출력 되는 정보를 피드백받아 비교하는 제1단계와; 상기 제1단계에서 같을 경우에는 다음 동작을 수행하고 서로 다른 경우 출력보드로 VPOR 차단명령을 내려 바이탈 전원차단 계전기로부터 출력 계전기로 공급하는 VPOR 전원을 차단하도록 하는 제2단계와; 상기 바이탈 전원차단 계전기에서 출력 계전기로 제공되는 정보를 읽어들여 정상동작을 하는지의 여부를 판단하는 제3단계와; 상기 제3단계에서 정상동작으로 판단되면 VPOR 차단명령을 취소하는 명령을 출력보드로 출력하여 그 명령을 수행하도록 하고 비정상동작으로 판단되면 출력보드로 내보낸 출력명령을 취소하고 명령을 내보내 안전동작을 구현하도록 하는 제4단계로 이루어짐을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 제어방법.
제7항에 있어서, 제3단계에서 비정상동작으로 판단시 제4단계의 동작을 수행한 후 출력보드를 2계 시스템으로 절체하도록 하는 제5단계를 더 포함하여 구성함을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 제어방법.
씨피유의 출력명령에 따라 외부전원을 출력 계전기로 공급하기 위한 복수개의 출력보드와; 상기 복수개의 출력보드를 제어하기 위한 VPOR 제어보드와; 상기 VPOR 제어보드로부터 입력되는 제어신호에 따라 외부의 계전기 구동용 외부전원을 복수개의 출력보드로 공급 또는 차단하도록 하는 바이탈 전원차단 계전기로 구성함을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치.
제9항에 있어서, VPOR 제어보드는 보드상의 VPOR 제어수단과 동일한 구성을 갖도록 하여 동일한 동작을 수행할 수 있도록 한 것을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe)구현장치
씨피유의 출력명령에 따라 외부전원을 출력 계전기로 공급하기 위한 복수개의 출력보드와; 상기 복수개의 출력보드를 제어하기 위한 VPOR 제어보드와; 상기 복수개의 출력보드로 전원을 공급하는 복수개의 보드 VPOR과; 상기 복수개의 보드 VPOR로 인입되는 외부전원의 공급통로이며 상기 VPOR 보드의 고장을 감시하고 그에 따른 제어동작을 행하는 메인 VPOR로 구성함을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 구현장치.
출력보드로 내린 출력명령과 그 출력보드로부터 출력계전기로 출력 되는 정보를 피드백받아 비교하는 제1단계와; 상기 제1단계에서 같을 경우에는 다음 동작을 수행하고 서로 다른 경우 에러가 난 보드만 차단할 것인지 모두 차단할 것인지를 판단하는 제2단계와; 상기 제2단계에서 모든 보드를 차단하도록 할 경우 출력보드로 내보낸 출력명령을 취소하는 명령과 VPOR 제어보드로 메인 VPOR 차단명령을 내려 출력보드들의 모든 츨력을 차단하는 제3단계와; 상기 제2단계에서 에러가 난 보드만 차단하고자 할 경우 출력보드로 내보낸 출력명령을 취소하는 명령과 VPOR 제어보드로 해당보드 VPOR 차단명령을 내보내 해당 보드만 차단한 후 2계시스템으로 절체하는 제4단계와; 상기 제4단계에서 절체된 해보드가 정상인지의 여부를 체크하는 제5단계와; 상기 제5단계에서 정상이면 1계에서 실패한 명령을 2계에서 실행하고, 1계와 같은 검증단계를 거치도록 하는 제6단계와; 상기 제5단계에서 비정상이면 1계와 2계의 메인 VPOR로 각각 차단명령을 내려 시스템전체의 출력을 차단하도록 하는 제7단계로 이루어짐을 특징으로 하는 바이탈 전원차단 계전기를 이용한 페일세이프(failsafe) 제어방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.