Claims (6)
소정의 양자화 매트릭스가 지그재그방식으로 다운 로딩되어 램(26)에 저장된 것을 소정의 스캔방식으로 입력되는 영상 데이터의 스캔방식에 따라 램컨트롤러(30)가 적절하게 어드레싱하여 양자화 매트릭스를 읽어오고, 이 양자화 매트릭스의 역수, 및 시스템제어부로부터 입력되는 양자화 스케일값의 역수를 연산제어부(32)에서 구한 후, 이 역수들과 입력된 상기 영상 데이터를 연산부(34)에서 연산하여 양자화하도록된 양자화기에 있어서, 상기 램 컨트롤러(30)가 스캔방식에 관계없이 한쌍의 매트릭스 데이터가 동일한 메모리에 저장되지 않도록 상기 양자화 매트릭스를 저장하기 위한 라이트 어드레스를 발생하는 라이트 어드레스 발생수단; 상기 라이트 어드레스에 따라 저장되는 상기 양자화 매트릭스 데이터를 램(26)에 분배하는 데이터 분배수단(16); 양자화를 위한 매크로블럭이 시작되면 상기 램(26)에 저장된 양자화 매트릭스를 읽어 오기 위해 스캔방식에 따라 해당 리드 어드레스를 발생하는 리드 어드레스 발생수단; 및 상기 리드 어드레스 발생수단에 의해 억세스된 램이 출력하는 데이터를 코딩방식 및 스캔방식에 따라 결합하여 상기 연산제어부(32)로 출력하는 데이터결합수단으로 구성되고, 상기 램(26)이 인트라 및 인터 양자화 매트릭스를 저장하기 위한 제1 및 제2메모리뱅크(RAM0,RMA1)로 구성되고, 상기 각 메모리뱅크가 복수개의 서브램으로 구성된 것을 특징으로 하는 양자화기.The random controller 30 appropriately addresses the quantization matrix downloaded in the zigzag manner and stored in the RAM 26 according to the scanning method of the image data input in a predetermined scanning method, reads the quantization matrix, The inverse of the matrix and the inverse number of the quantization scale value input from the system control unit are obtained by the operation control unit 32 and then the inversions and the inputted image data are calculated by the operation unit 34 and quantized, Write address generating means for generating a write address for storing the quantization matrix so that the RAM controller (30) does not store a pair of matrix data in the same memory regardless of the scanning method; Data distribution means (16) for distributing the quantization matrix data stored in accordance with the write address to a RAM (26); A read address generating means for generating a corresponding read address according to a scan method to read a quantization matrix stored in the RAM 26 when a macroblock for quantization is started; And data combining means for combining the data output from the RAM accessed by the read address generating means according to a coding method and a scanning method and outputting the combined data to the arithmetic and control unit 32. The RAM 26 is connected to the intra and inter And a first and a second memory bank (RAM0, RMA1) for storing a quantization matrix, wherein each memory bank comprises a plurality of sub-RAMs.
제1항에 있어서, 상기 라이트 어드레스 발생수단이 리셋(RST)신호에 따라 카운트값을 클릭어하고 플래그 아이디(flag_ID)가 하이일 경우 매트릭스 식별자(ID)를 해석하여 양자화 매트릭스를 판별한 후 클럭(CLK)에 따라 카운트하여 라이트 어드레스를 발생하는 제1카운터(10)와; 상기 제1카운터(10)의 출력에 따라 라이트어드레스를 발생하는 제1PLA(14)로 구성된 것을 특징으로 하는 양자화기.2. The apparatus of claim 1, wherein the write address generating means causes the count value to be clicked according to a reset (RST) signal, and when the flag ID is high, the write address generating means interprets the matrix identifier (ID) CLK) to generate a write address; And a first PLA (14) for generating a write address in accordance with an output of the first counter (10).
제1항에 있어서, 상기 리드 어드레스발생수단이 매크로블럭시작신호(mbs)에 따라 클럭(CLK)에 의해 카운트되는 제2카운터(12)와; 상기 제2카운터의 출력에 따라 지그재그방식으로 램(26)에 저장된 양자화 매트릭스를 지그재그 또는 얼터네이트 방식으로 읽어가기 위한 어드레스를 발생하는 어드레스변환부(19); 및 스캔방식에 따라 상기 어드레스변환부(19)의 출력을 선택하는 제1멀티플랙서(22)로 구성된 것을 특징으로 하는 양자화기.2. The semiconductor memory device according to claim 1, wherein the read address generating means comprises: a second counter (12) counted by a clock (CLK) according to a macroblock start signal (mbs); An address converter (19) for generating an address for reading the quantization matrix stored in the RAM (26) in a zigzag manner in accordance with the output of the second counter in a zigzag or alternating manner; And a first multiplexer (22) for selecting an output of the address converter (19) according to a scan scheme.
제1항 또는 제3항에 있어서, 상기 어드레스변환부(19)는 지그재그방식으로 램(26)을 억세스하기 위한 어드레스를 발생하는 제1PLA(14)와; 지그재그방식으로 저장된 매트릭스 데이터를 얼터네이트방식으로 읽어 내기 위한 리드 어드레스를 발생하는 제2PLA(18)로 구성된 것을 특징으로 하는 양자화기.The system according to claim 1 or 3, wherein the address converting unit (19) comprises: a first PLA (14) for generating an address for accessing the RAM (26) in a zigzag manner; And a second PLA (18) for generating a read address for alternately reading stored matrix data in a zigzag manner.
제1항 있어서, 상기 데이터결합수단이 코팅방식(inter_intra)에 따라 상기 램(26)에 저장된 인트라 양자화 매트릭스나 인터 양자화 매트릭스중 하나를 선택하는 제2멀티플랙서(24)와; 상기 제2카운터(12)의 출력에 따라 상기 제2멀티플랙서(24)의 출력을 선택 및 결합하여 매트릭스 데이터를 출력하는 결합기(CAT:20)로 구성된 것을 특징으로 하는 양자화기.2. The apparatus of claim 1, wherein the data combining means comprises: a second multiplexer (24) for selecting one of an intra quantization matrix and an inter quantization matrix stored in the RAM (26) according to a coating scheme (inter_intra); And a combiner (CAT) 20 for selecting and combining outputs of the second multiplexer (24) according to the output of the second counter (12) and outputting matrix data.
제1항에 있어서, 상기 제1 내지 제2메모리뱅크는 8비트 22워드의 제1서브램(OP_RAM0-1,OP_RAM0-1')과, 8비트 22워드의 제2서브램(OP_RAM0-2,OP_RAM0-2'), 및 8비트 20워드의 제3서브램(OP_RAM1,OP_RAM1')으로 각각 구성된 것을 특징으로 하는 양자화기.The apparatus of claim 1, wherein the first and second memory banks include 8-bit 22-word first sub-ramps (OP_RAM0-1, OP_RAM0-1 '), 8- OP_RAM0-2 ') and a third sub-ramp (OP_RAM1, OP_RAM1') of 8 bits and 20 words, respectively.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.