KR970072114A - 반도체 소자의 평탄화 방법 - Google Patents

반도체 소자의 평탄화 방법 Download PDF

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KR970072114A
KR970072114A KR1019960011728A KR19960011728A KR970072114A KR 970072114 A KR970072114 A KR 970072114A KR 1019960011728 A KR1019960011728 A KR 1019960011728A KR 19960011728 A KR19960011728 A KR 19960011728A KR 970072114 A KR970072114 A KR 970072114A
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KR1019960011728A
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Inventor
홍영기
Original Assignee
김주용
현대전자산업 주식회사
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Abstract

본 발명은 반도체 소자의 평탄화 방법을 제공하는 것으로, 절연막상에 BPSG막 및 SOG막을 순차적으로 형성한 후 다수개의 콘택홀을 형성하고, 콘택홀 내부에만 금속층을 형성하므로써 높은 평탄도로 인하여 미세한 패턴을 정의할 수 있으며, 이는 소자의 집적화에 크게 기여할 수 있는 효과가 있다.

Description

반도체 소자의 평탄화 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 소자의 단면도.

Claims (7)

  1. 반도체 소자의 평탄화 방법에 있어서, 실리콘기판상에 게이트전극을 형성한 후 접합영역을 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 절연막을 형성하는 단계와, 상기 단계로부터 상기 절연막상에 BPSG막을 형성한 후 리폴로우하는 단계와, 상기 단계로부터 BPSG막상에 SOG막을 형성한 후 열처리하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 일정간격으로 다수개의 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 다수개의 콘택홀이 매립되도록 제1금속층을 형성한 후 에치백을 실시하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 금속층간 절연막 및 제2금속층을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  2. 제1항에 있어서, 상기 SOG막은 5000 내지 6000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  3. 제1항에 있어서, 상기 열처리공정은 500 내지 600℃의 온도조건에서 실시되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  4. 제1항에 있어서, 상기 다수개의 콘택홀은 접합영역이 노출되도록 SOG막, BPSG막 및 절연막을 순차적으로 식각하여 게이트전극간에 형성된 콘택홀 및 SOG막만 식각하여 BPSG막상에 형성되는 콘택홀로 이루어지는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  5. 제1항 또는 제4항에 있어서, 상기 다수개의 콘택홀은 CHF3가스를 이용하여 식각비율이 조절되도록 하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  6. 제1항에 있어서, 상기 에치백은 제1금속층이 다수개의 콘택홀 내부에만 남도록 실시되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  7. 제1항에 있어서, 제1금속층은 텅스텐으로 이루어지고, 제2금속층은 알루미늄으로 이루어지는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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