KR970060523A - 반도체장치 - Google Patents
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Abstract
사이리스터나 다이오드 등의 고전압이 인가되는 반도체장치에 관한 것으로, 반도체 장치의 동작시의 누설전류를 증가시킬 수 있고 또한 장기간동안 안정된 특성을 유지하여 고신뢰성을 달성하기 위해, 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 반도체기판의 측면에 부분적으로 노출된 반도체기판과 이 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 측면에 마련된 제1층째의 패시베이션막과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막 사이의 계면 근방으로 유기된 계면분극 전하 Qr(coulomb/㎠)는 식 1인 1.602×1--8≥｜Qr｜을 만족시키도록 구성하였다.
이러한 구성으로 하는 것에 의해, 전하밀도를 유기하는 게면분극을 방지하고, 반도체장치의 누설전류변동이나 증가를 억제할 수 있게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체장치의 바람직한 실시예의 단면도.
Claims (26)
- 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막 사이의 계면 근방으로 유기된 계면분극 전하 Qr(coulomb/㎠)는 식 11.602×1--8≥｜Qr｜ (1)로 나타내어지는 관계에 있는 것을 특징으로 하는 반도체장치.
- 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1과 상기 제1층째의 패시베이션 막의 표면상에 마련된 제2층째의 패시베이션막의 도전률 2는 식 20.05≤ 2/ 1≤10 (2)을 만족시키는 것을 특징으로 하는 반도체장치.
- 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막 사이의 계면 근방으로 유기된 계면분극 전하 Qr(coulomb/㎠)는 식 11.602×1--6≥｜Qr｜ (1)을 만족시키고, 상기 제1층째의 패시베이션 막의 도전율 1과 상기 제2층째의 패시베이션막의 도전율 2는 식20.05≤ 2/ 1≤10 (2)를 만족시키는 것을 특징으로 하는 반도체장치.
- 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1과 상기 제1층째의 패시베이션 막의 표면상에 마련된 제2층째의 패시베이션막의 도전률 2는 식 20.05≤ 2/ 1≤10 (2)를 만족시키고, 상기 반도체장치의 최대 정격 전압은 8kV 이상인 것을 특징으로 하는 반도체장치.
- 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막 사이의 계면 근방으로 유기된 계면분극 전하 Qr(coulomb/㎠)는 식 11.602×1--6≥｜Qr｜ (1)을 만족시키고, 상기 제1층째의 패시베이션 막의 도전율 1과 상기 제2층째의 패시베이션막의 도전율 2는 식20.05≤ 2/ 1≤10 (2)를 만족시키며, 상기 반도체장치의 최대 정격 전압은 8kV 이상인 것을 특징으로 하는 반도체 장치.
- 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1과 상기 제1층째의 패시베이션 막의 표면상에 마련된 제2층째의 패시베이션막의 도전률 2는 식 20.05≤ 2/ 1≤10 (2)를 만족시키고, 상기 반도체장치의 n형 베이스층의 두께는 100㎛ 이상, 5000㎛이하이며, 상기 반도체 장치의 최대 정격 전압은 6kV 이상인 것을 특징으로 하는 반도체 장치.
- 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막과 상기 제2층째의 패시베이션막의 사이에 계면 근방으로 유기된 계면분극 전하 Qr(coulomb/㎠)는 식 11.602×1--8≥｜Qr｜ (1)을 만족시키고, 상기 제1층째의 패시베이션 막의 도전율 1과 상기 제2층째의 패시베이션막의 도전율 2는 식20.05≤ 2/ 1≤10 (2)를 만족시키고, 상기 반도체장치의 n형 베이스층의 두께는 100㎛ 이상, 5000㎛이하이며, 상기 반도체 장치의 최대 정격 전압은 6kV 이상인 것을 특징으로 하는 반도체 장치.
- 제2항 또는 제3항에 있어서, 상기 반도체기판의 n형 베이스층의 두께는 100㎛ 이상, 5000㎛ 이하인 것을 특징으로 하는 반도체장치.
- 제6항 또는 제7항에 있어서, 상기 반도체장치의 최대 정격 전압은 6kV 이상이고, 상기 반도체기판의 n형 베이스층의 두께는 1000㎛ 이상, 2000㎛ 이하인 것을 특징으로 하는 반도체장치.
- 제1항~제7항에 있어서, 상기 반도체기판의 측면에 마련된 상기 제1층째의 패시베이션막은 150℃ 이상 400℃ 이하의 유리전이온도를 갖는 유기재료로 이루어지는 것을 특징으로 하는 반도체장치.
- 제1항~제7항에 있어서, 상기 반도체기판의 표면상에 마련된 상기 제2층째의 패시베이션막은 첨가 반응형 실리콘 화합물인 것을 특징으로 하는 반도체장치.
- 제1항~제7항에 있어서, 상기 제1층째의 패시베이션막은 폴리이미드로 이루어지는 것을 특징으로 하는 반도체장치.
- 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막은 폴리이미드로 이루어지고, 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막은 첨가 반응형 실리콘 화합물로 이루어지고, 상기 제1층째의 패시베이션막의 도전율 1과 상기 제2층째의 패시베이션막의 도전율 2는 식20.05≤ 2/ 1≤10 (2)을 만족시키는 것을 특징으로 하는 반도체장치.
- 제2항 또는 제3항에 있어서, 상기 제1층째의 패시베이션막은 무기재료인 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 제2층째의 패시베이션막은 첨가 반응형 실리콘 화합물인 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 무기재료는 SiO2, SiN, SiC중의 하나인 것을 특징으로 하는 반도체장치.
- 제1항~제7항에 있어서, 상기 반도체기판의 측면 형상은 정베벨인 것을 특징으로 하는 반도체장치.
- 제1항~제7항중의 어느 한 항에 있어서, 상기 반도체가판의 측면 형상은 2중 정베벨인 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 제1층째의 패시베이션막은 150℃ 이상 400℃ 이하의 유리전이온도를 갖는 유기재료로 이루어지는 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 제2층째의 패시베이션막은 첨가 반응형 실리콘 화합물인 것을 특징으로 하는 반도체장치.
- 주면 및 대항하는 면을 갖고 적어도 1개의 p-n접합이 2중 정베벨 구조를 갖도록 가공되어 있는 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체기판의 상기 측면에 마련된 제1층째의 패시베이션막의 막두께는 n형 베이스층의 측면의 최대값으로 되는 것을 특징으로 하는 반도체장치.
- 주면 및 대항하는 면을 갖고 적어도 1개의 p-n접합이 2중 정베벨 구조를 갖도록 가공되어 있는 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 상기 반도체장치가 100℃에서 반도체소자의 p-n접합을 갖고 6kV 이상의 최대 정격 전압을 갖도록 설정하고 최대 정격 전압의 70%의 직류를 10000시간동안 계속해서 인가하는 것에 의해, 상기 반도체장치의 지속시간 테스트인 고온 저지 테스트를 실시하고, 25℃에서의 상기 반도체 장치의 최대 정격 전압의 테스팅 전후의 누설전류의 변화가 ±50% 이하인 것을 특징으로 하는 반도체장치.
- 외부 여기 정류회로, 외부 여기 인버터회로, 외부 여기 시클로컨버터회로 및 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 반도체기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 구비한 반도체장치를 사용하느 전압형 인버터 회로를 각각 갖는 파워 컨버터에 있어서, 상기 반도체기판의 n형 베이스층의 두께는 100㎛ 이상, 5000㎛ 이하이며, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막의 도전율 2는 식 20.05≤ 2/ 1≤10 (2)를 만족시키는 것을 특징으로 하는 파워 컨버터.
- 자기여기 정류회로, 자기여기 인버터회로, 자기여기 시클로컨버터회로 및 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 반도체기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 구비한 반도체장치를 사용하느 전압형 인버터 회로를 각각 갖는 파워 컨버터에 있어서, 상기 반도체기판의 n형 베이스층의 두께는 100㎛ 이상, 5000㎛ 이하이며, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막의 도전율 2는 식 20.05≤ 2/ 1≤10 (2)를 만족시키는 것을 특징으로 하는 파워 컨버터.
- 주면 및 대항하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서, 최대 정격 전압은 8kV 이상이고 정격 손실은 4000W 이하인 것을 특징으로 하는 반도체장치.
- 반도체기판에 p형 및 n형 반도체층을 확산시키는 공정, 상기 반도체기판의 가장자리부를 정베벨 또는 2중 정베벨 형상으로 가공하는 공정, 가공된 표면을 에칭하는 공정, 상기 에칭된 표면상에 패시베이션 수지를 인가하는 것에 의해 적어도 하나의 패시베이션막을 형성하는 공정 및 상기 반도체기판의 상기 측면상에 형성된 제1층째의 패시베이션막의 막두께가 n형 베이스층의 측면의 최대 두께를 갖도록, 가열, 건조 및 경화처리를 실시하기 전에 에칭된 상기 표면상에 인가된 상기 패시베이션막의 과도한 수지를 회전시켜 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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