JPH0653485A - 高耐圧半導体装置 - Google Patents

高耐圧半導体装置

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JPH0653485A
JPH0653485A JP20138592A JP20138592A JPH0653485A JP H0653485 A JPH0653485 A JP H0653485A JP 20138592 A JP20138592 A JP 20138592A JP 20138592 A JP20138592 A JP 20138592A JP H0653485 A JPH0653485 A JP H0653485A
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layer
main
semiconductor substrate
semiconductor
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JP20138592A
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Susumu Murakami
進 村上
Yoshiteru Shimizu
喜輝 清水
Takeshi Yokota
武司 横田
Yasuhiro Mochizuki
康弘 望月
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching

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Abstract

(57)【要約】 【目的】 動作時の周囲環境状態に関係なく、リーク電
流の発生を抑え、かつ、残留電荷の発生の少ない、高信
頼性を有する高耐圧半導体装置の提供。 【構成】 一方及び他方の主表面を有し、少なくとも２
つのｐｎ接合からなり、側面が露出された半導体基体１
と、半導体基体１より大径で、一方の主表面に低抵抗接
触された第１主電極６と、他方の主表面に低抵抗接触さ
れた第２主電極７と、半導体基体１より大径で、第２主
電極７に導電接続された集電電極８と、第１主電極６と
集電電極８間の沿面距離が半導体基体１の厚みよりも長
くなるように、半導体基体１の露出された側面を加工し
てなる高耐圧半導体装置において、第１主電極６から露
出された側面を介して集電電極８に至る部分を高絶縁材
料からなる層９で被覆し、この層９の上に他の絶縁材料
層１０を被覆させている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大電力高耐圧半導体装
置に係わり、特に、高い阻止電圧の印加時においても、
安定な電圧阻止特性を有する大電力高耐圧半導体装置に
関する。
【０００２】
【従来の技術】従来、既知の高耐圧半導体装置として
は、例えば、“High−voltage devicetermination tech
niques,A comparative review” IEE PROC. Vol.129,
Pt.INo.5, p.376 (1982)に記載のものが知られてい
る。
【０００３】この既知の高耐圧半導体装置は、サイリス
タを構成する半導体装置の露出された側面のｐｎｐ構造
部分を２重正ベベル形状になるように内側に切り込み加
工を行なったものである。このような側面構造を採用す
れば、前記ｐｎｐ構造部分の１つのｐｎ接合に逆バイア
ス電圧が印加された場合に、前記ｐｎ接合の表面の空乏
層は正ベベル構造によって主にｎ層側に拡がるようにな
るので、半導体装置の高耐圧化を達成することができ、
一方、端面の窪んだところは逆に空乏層が拡がり難くな
るので、端面のｐｎｐ構造部におけるパンチスルーを防
止できるという利点があるものである。
【０００４】また、この他に、高信頼性を示す高耐圧半
導体装置としては、例えば、特公昭６３ー９６７０号に
開示のものも既に知られているところである。
【０００５】前記開示による高耐圧半導体装置は、サイ
リスタを構成する半導体装置における半導体基体の露出
された側面のｐｎｐ構造部分をΣコンタ形状、または２
重ベベル形状になるように加工を行なったもので、その
他に、前記半導体基体より大径であって、前記半導体基
体の１方の主表面に低抵抗接触されたアノード電極と、
前記半導体基体の他方の主表面に低抵抗接触されたカソ
ード電極と、前記半導体基体より大径であって、前記カ
ソード電極に導電接続された集電電極とを有し、さら
に、前記半導体基体の露出された側面より外側に突出し
た前記アノード電極から前記露出された側面を介して同
じく前記側面より外側に突出した前記集電電極に至る部
分を絶縁材料からなるパッシベーション膜で被覆した構
造のものである。このような構造を採用すれば、高電圧
を長い間阻止した状態が持続しても、前記半導体基体の
ｐ型層に蓄積される不純物イオン量は少なく、漏れ電流
の小さい安定した電圧阻止特性が得られるという利点を
有している。
【０００６】
【発明が解決しようとする課題】しかしながら、前述の
既知の高耐圧半導体装置の中で、前者のものは、いわゆ
る、主サイリスタにおける阻止電圧を高めることができ
るという長所を有するものである反面で、前記主サイリ
スタに所定の順方向阻止電圧を印加した状態で、前記主
サイリスタが高温状態になったような場合には、前記主
サイリスタのリーク電流が増大するようになるという問
題がある。
【０００７】一方、前述の既知の高耐圧半導体装置の中
で、後者のものは、いわゆる、ｐｎｐ構造のｐ型層の表
面をリーク電流が流れるのを防止できるという長所を有
しているものの、高電圧がアノードと集電電極とに印加
されたよう場合には、パッシベーション膜中における電
界強度が増大し、そこに放電が生じるという問題があ
り、また、前記パッシベーション膜中にリーク電流が流
れることにより、前記パッシベーション膜中に残留電荷
が偏析するという問題がある。
【０００８】本発明は、前記各問題点を除去するもので
あって、その目的は、動作時の周囲環境状態に関係なし
に、リーク電流の発生を抑え、かつ、残留電荷の発生の
少ない、高信頼性の大電力高耐圧半導体装置を提供する
ことにある。
【０００９】
【課題を解決するための手段】前記目的の達成のため
に、本発明は、一方及び他方の主表面を有し、少なくと
も２つのｐｎ接合で構成され、側面が露出された半導体
基体と、前記半導体基体より大径であって、前記一方の
主表面に低抵抗接触された第１主電極と、前記他方の主
表面に低抵抗接触された第２主電極と、前記半導体基体
より大径であって、前記第２主電極に導電接続された集
電電極と、前記第１主電極と前記集電電極との間の沿面
距離が前記半導体基体の厚みよりも長くなるように、前
記半導体基体の前記露出された側面を加工してなる高耐
圧半導体装置において、前記第１主電極から前記露出さ
れた側面を介して前記集電電極に至る部分を高絶縁材料
からなる層で被覆し、かつ、前記高絶縁材料からなる層
の上に他の絶縁材料の層を被覆させた第１の手段を備え
る。
【００１０】また、前記の達成のために、本発明は、一
方及び他方の主表面を有し、少なくとも２つのｐｎ接合
で構成される、側面が露出された半導体基体と、前記一
方の主表面に低抵抗接触された第１主電極と、前記他方
の主表面に低抵抗接触された第２主電極と、前記第１主
電極に導電接続され、前記半導体基体より大径の第１集
電電極と、前記第２主電極に導電接続され、前記半導体
基体より大径の第２集電電極と、前記第１集電電極と前
記第２集電電極との間の沿面距離が前記半導体基体の厚
みよりも長くなるように、前記半導体基体の前記露出さ
れた側面を加工してなる高耐圧半導体装置において、前
記一方及び他方の主表面と、それに低抵抗接触させた第
１及び第２主電極の間にそれぞれ高不純物濃度の半導体
層を部分的に形成し、前記半導体基体と前記各高不純物
濃度の半導体層との接合部分を前記半導体基体の側面に
露出させ、前記集電電極から前記露出された側面を介し
て前記第２集電電極に至る部分を高絶縁材料からなる層
で被覆し、かつ、前記高絶縁材料からなる層の上に他の
絶縁材料の層を被覆させた第２の手段を備える。
【００１１】
【作用】前記第１の手段によれば、本発明による高耐圧
半導体装置は、半導体基体より大径であって、前記半導
体基体の一方の主表面に低抵抗接触された第１主電極
と、前記半導体基体の他方の主表面に低抵抗接触された
第２主電極と、前記半導体基体より大径であって、前記
第２主電極に導電接続された集電電極と、前記第１主電
極と前記集電電極との間の沿面距離が前記半導体基体の
厚みよりも長くなるように、前記半導体基体の前記露出
された側面を加工するとともに、前記第１主電極から前
記半導体基体の露出した端面を経て前記集電電極に至る
部分を、始めに、比較的高い絶縁特性を有する第１の絶
縁材料層で、次に、前記第１の絶縁材料の上を絶縁特性
を有する第２の絶縁材料層でそれぞれ被覆するようにし
ている。このため、前記高耐圧半導体装置に、第１主電
極が正、かつ、第２主電極が負である高電圧が印加され
たとしても、前記半導体基体の前記露出された側面に放
電が生じることはなく、半導体装置の高耐圧化を達成す
ることができる。また、前記高電圧が印加されたままで
高温状態になったとしても、前記第１の絶縁材料層及び
前記第２の絶縁材料層中の正電荷が前記集電電極に集ま
り、前記半導体基体のｐ型層の表面に集まり難くなるた
め、リーク電流の経時的な増大を抑えることができ、極
めて信頼性の高い高耐圧半導体装置を得ることができ
る。この他にも、前記第１の絶縁材料層及び前記第２の
絶縁材料層中を流れるリーク電流が少なくなるので、前
記第１の絶縁材料層及び前記第２の絶縁材料層中に偏析
する残留電荷を低減することができ、リーク電流の経時
的な増大のない、極めて信頼性の高い高耐圧半導体装置
を得ることができる。
【００１２】また、前記第２の手段によれば、本発明に
よる高耐圧半導体装置は、半導体基体の一方の主表面に
低抵抗接触された第１主電極と、前記半導体基体の他方
の主表面に低抵抗接触された第２主電極と、前記第１主
電極に導電接続され、前記半導体基体より大径の第１集
電電極と、前記第２主電極に導電接続され、前記半導体
基体より大径の第２集電電極と、前記第１集電電極と前
記第２集電電極との間の沿面距離が前記半導体基体の厚
みよりも長くなるように、前記半導体基体の前記露出さ
れた側面を加工するとともに、前記一方及び他方の主表
面と、それに低抵抗接触させた第１及び第２主電極の間
にそれぞれ高不純物濃度の半導体層を部分的に形成し、
前記第１主電極から前記半導体基体の露出した端面を経
て前記集電電極に至る部分を、始めに、比較的高い絶縁
特性を有する第１の絶縁材料層で、次に、前記第１の絶
縁材料の上を絶縁特性を有する第２の絶縁材料層でそれ
ぞれ被覆するようにしている。このため、この高耐圧半
導体装置に、第１主電極が正、かつ、第２主電極が負で
ある高電圧が印加されたとしても、前記半導体基体の前
記露出された側面に放電が生じることはなく、半導体装
置の高耐圧化を達成するこができる。また、前記高電圧
が印加されたままで高温状態になったとしても、前記第
１の絶縁材料層及び前記第２の絶縁材料層中の正電荷が
前記集電電極に集まり、前記半導体基体のｐ型層の表面
に集まり難くなるため、リーク電流の経時的な増大を抑
えることができ、極めて信頼性の高い高耐圧半導体装置
を得ることができる。この他にも、前記第１の絶縁材料
層及び前記第２の絶縁材料層中を流れるリーク電流が少
なくなるので、前記第１の絶縁材料層及び前記第２の絶
縁材料層中に偏析する残留電荷を低減することができ、
リーク電流の経時的な増大のない、極めて信頼性の高い
高耐圧半導体装置を得ることができる。また、この高耐
圧半導体装置においては、例え、前記第１の絶縁材料層
及び前記第２の絶縁材料層中の正電荷が偏析したとして
も、前記高不純物濃度の半導体層の存在により、空乏状
態やｎ型反転層の形成が生じ難くなるので、一層のリー
ク電流の低減化が可能になる。
【００１３】なお、交流を直流に電力変換する交流−直
流電力変換装置、直流を交流に電力変換する直流−交流
電力変換装置、第１の周波数の交流を第２の周波数の交
流に電力変換する交流−交流電力変換装置、交流を直流
に電力変換する第１の電力変換装置及び直流を交流に電
力変換する第２の電力変換装置を組み合わせた直流送電
系電力変換装置、静止型無効電力補償装置等の電力用半
導体回路を構成する場合には、通常、多数のサイリスタ
素子を直列にして使用しており、このサイリスタ素子の
直列接続においては、各サイリスタ素子間の電圧不平衡
分の余裕度を考慮した設計が必要になる。しかるに、前
記各サイリスタ素子として、本発明による高耐圧半導体
装置を用いたときは、一定範囲の電力容量の電力変換装
置であれば、余裕度を著しく切り詰めることができるた
めに、使用に際して使用条件が大幅に緩和され、前記使
用に際して選択されるサイリスタ素子数を大幅に削減す
ることが可能になる。また、直列接続される各サイリス
タ素子間の電圧不平衡分が極めて少なくなるので、直列
接続素子される各サイリスタ素子数を多くすることがで
き、電力変換装置の大電力容量化を達成することもでき
る。さらに、長時間使用していても特性の劣化が少なく
なるため、極めて高い信頼性を持った電力変換装置を得
ることができる。
【００１４】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
【００１５】図１は、本発明に係わる高耐圧半導体装置
の構造の第１の実施例を示す断面構成図である。
【００１６】図１において、１は半導体基体、２はｎ型
ベ−ス層、３はｐ型ベ−ス層、４はｐ型エミッタ層、５
はｎ型エミッタ層、６はアノ−ド電極（第１主電極）、
７はカソ−ド電極（第２主電極）、８は集電電極、９は
高絶縁特性を有する第１の絶縁材料層（第１パッシベ−
ション膜）、１０は絶縁特性を有する第２の絶縁材料層
（第２パッシベ−ション膜）である。
【００１７】そして、半導体基体１は、ｐ型エミッタ層
４、ｎ型ベ−ス層２、ｐ型ベ−ス層３、ｎ型エミッタ層
５が順次積層されて構成されたｐｎｐｎ構造のもので、
一方及び他方の主表面を有しており、その一方の主表面
にはアノ−ド電極６が低抵抗接触され、その他方の主表
面にはカソ−ド電極７が低抵抗接触されている。アノ−
ド電極６は、前記半導体基体１より大径のものが用いら
れ、アノ−ド電極６の端部は前記半導体基体１の側面よ
り外側方向に突出している。ｎ型エミッタ層５及びカソ
ード電極７は、それぞれ同心円状に複数に分割されてお
り、ｎ型エミッタ層５の分割部分を介して各カソード電
極７がｐ型ベ−ス層３にまで達し、分割された各カソー
ド電極７は対応するｎ型エミッタ層５とｐ型ベ−ス層３
にそれぞれ導電接続されるように構成されている。集電
電極８は、前記半導体基体１より大径のものであって、
その中央部分にドーナツ状の開口が設けられ、その外端
縁部分は前記半導体基体１の側面よりも外側方向に突出
している。集電電極８は、最外側にあるカソード電極７
に導電接続され、そのアノ−ド電極６と対向する前記外
端縁部分は前記カソード電極７に導電接続される内端縁
部分よりも外側方向に屈曲された構造になっている。
【００１８】また、半導体基体１の側面は、ｐ型エミッ
タ層４、ｎ型ベ−ス層２、ｐ型ベ−ス層３からなるｐｎ
ｐ構造が露出された状態になっていて、前記ｐｎｐ構造
部分は２重ベベル構造になるように内側に切り込み加工
され、前記ｐｎｐ構造部分の円面距離が半導体基体１の
側面の厚みよりも長くなるように構成されている。アノ
ード電極６から前記ｐｎｐ構造部分を経て集電電極８に
至る部分には、高絶縁特性を有する第１の絶縁材料を用
いた第１パッシベ−ション膜９が形成され、その第１パ
ッシベ−ション膜９の上に絶縁特性を有する第２の絶縁
材料を用いた第２パッシベ−ション膜１０が形成されて
いる。
【００１９】なお、第１の実施例に示された高耐圧半導
体装置は、最外側にある部分で構成される主サイリスタ
部Ｍと、中間にある部分で構成される補助サイリスタ部
Ａと、中心にある部分で構成される受光サイリスタ部Ｔ
とからなっており、この中で、主サイリスタ部Ｍは、２
つのｎ型エミッタ層５M1、５M2と１つのカソード電極７
M とを有し、補助サイリスタ部Ａは、それぞれ１つのｎ
型エミッタ層５A と１つのカソード電極７A とを有し、
受光サイリスタ部Ｔは、１つのｎ型エミッタ層５T と２
つのカソード電極７T1、７T2とを有している。
【００２０】ここで、第１の実施例による高耐圧半導体
装置を製造する方法について述べると、次のとおりであ
る。
【００２１】始めに、例えば、抵抗率が５２０Ω・ｃｍ
である高抵抗のｎ型基板２の両表面にｐ型不純物である
アルミニウム（Ａｌ）を拡散して、ｐ型ベ−ス層３、ｐ
型エミッタ層４を形成する。この拡散による表面不純物
濃度は単位体積当り約１×１０16であり、拡散の深さは
約１５０μｍである。このとき、ｐ型ベ−ス層３となる
カソ−ド側のｐ型不純物層は、最終的に形成されるｎ型
エミッタ層５の下のシ−ト抵抗が単位面積当り約８００
乃至９００Ωとなるようにエッチングによってその厚さ
が調整される。
【００２２】続いて、前記ｐ型ベ−ス層３の上に、次亜
塩素酸リンを用いたリン（Ｐ）の拡散によって、表面不
純物濃度が単位体積当り約１×１０19乃至１×１０21の
高不純物濃度のｎ型エミッタ層５を深さ約８μｍになる
ように形成する。その後、ｐ型エミッタ層４の上にアノ
−ド電極６となるタングステン（Ｗ）あるいはモリブデ
ン（Ｍｏ）等の円板をアルミニウム（Ａｌ）を鑞剤とし
て合金接着する。
【００２３】次に、公知のホトエッチング手段を用い
て、カソ−ド側の平面パタ−ン、即ち、主サイリスタ部
Ｍの２つのｎ型エミッタ層５M1、５M2、補助サイリスタ
部Ａの１つのｎ型エミッタ層５A 、受光サイリスタ部Ｔ
の１つのｎ型エミッタ層５T を形成させる。
【００２４】以上の工程を終了した後に、カソ−ド側
に、サイリスタ部Ｍのｐ型ベ−ス層３と２つのｎ型エミ
ッタ層５M1、５M2との間を部分的に短絡させるカソ−ド
電極７M 、補助サイリスタ部Ａのｐ型ベ−ス層３とｎ型
エミッタ層５A との間を部分的に短絡されるカソ−ド電
極７A 、受光サイリスタ部Ｔのｐ型ベ−ス層３とｎ型エ
ミッタ層５T を部分的に短絡される２つのカソ−ド電極
７T1、７T2を公知のアルミニウム（Ａｌ）蒸着手段及び
ホトエッチング手段により形成させる。
【００２５】次に、半導体基板１のウェハ端面を公知の
ベベリング技術を用いて、Σ形状に加工した後、カソ−
ド電極７に電気的に接触させた状態で集電電極８を配置
形成し、アノード電極５から前記加工されたウェハ端面
を経て集電電極８に至る部分に高絶縁特性を有する第１
パッシベ−ション膜９を塗布し、その上に、絶縁特性を
有する第２パッシベ−ション膜１０を塗布して前記高耐
圧半導体装置が製造される。このような工程を経て製造
された高耐圧半導体装置は、約９０００の耐圧特性を有
しており、その耐圧のばらつきは±３００Ｖ以内であ
る。
【００２６】続く、図２は、第１の実施例の動作を説明
するための部分断面構成図であって、カソード電極７側
が負で、アノード電極６側が正になる順方向阻止電圧が
印加された場合を示すものである。
【００２７】図２において、１１は第１及び第２パッシ
ベーション膜９、１０中に生じる電気力線、１２は第１
及び第２パッシベーション膜９、１０中の正電荷、１３
はｎ型ベース層２内に形成された空乏層、１４はｐ型ベ
ース層３内に形成された空乏層を示し、その他、図１に
示す構成要素と同じ構成要素には同じ符号を付けてい
る。
【００２８】ここにおいて、第１の実施例の動作を、図
２を併用して説明する。
【００２９】いま、半導体装置に前述のような順方向阻
止電圧が印加され、その順方向阻止電圧が高くなった場
合には、ｎ型ベース層２とｐ型ベース層３との接合部に
おいて、具体的には、前記接合部のｎ型ベース層２内に
空乏層１３が前記順方向阻止電圧に対応して拡がるよう
になり、同時に、ｐ型ベース層３内にも空乏層１４が前
記順方向阻止電圧に対応して拡がるようになる。このと
き、第１及び第２パッシベーション膜９、１０中に発生
する電荷は、通常正電荷１２であって、集電電極８が存
在しない場合には前記正電荷１２が負電極側であるカソ
ード電極７側に偏析するようになるが、前記実施例にお
いては、カソード電極７と同電位の集電電極８が設けら
れているので、前記正電荷１２は負電極側である集電電
極８側に主に偏析するようになる。
【００３０】このように、第１の実施例によれば、正電
荷１２がｐ型ベース層３の側面（表面）に偏析され難い
状態にあるため、ｐ型ベース層３の側面（表面）に空乏
層が形成されたり、ｎ型反転層が形成されることは極め
て少なくなり、リーク電流の経時的な増大がなく、経時
劣化のない高耐圧半導体装置を得ることができる。さら
に、アノード電極６側には第１及び第２パッシベーショ
ン膜９、１０中を流れるリーク電流に基づく負電荷が発
生しないので、ｎ型ベース層１の側面（表面）にｐ型反
転層が形成されることがなく、より高い耐圧特性を持っ
た半導体装置を得ることができるようになる。
【００３１】さらに、第１の実施例によれば、アノード
電極６と集電電極８との間の沿面距離は、半導体基体１
のペレットの厚みより長くなるように、前記半導体基体
１の側面が加工され、かつ、前記アノード電極６から前
記加工された半導体基体１の側面を経て前記集電電極８
に至る部分に第１及び第２パッシベーション膜９、１０
が被覆形成されているので、前記半導体基体１の側面に
生じる放電の発生を殆どなくすことができ、しかも、ア
ノード電極６と対向する集電電極８の外端縁部分を、カ
ソード電極７と導電接続された内端縁部分よりも外側に
屈曲させる構成にしているので、アノード電極６とカソ
ード電極７間の放電開始電圧をより高めることができ、
これらの点により、従来のものに比べてより高い耐圧特
性を持った半導体装置を得ることができるようになる。
【００３２】次に、図３は、半導体装置に印加される順
方向阻止電圧と、半導体装置に発生するリーク電流との
関係を示す特性図である。
【００３３】図３において、横軸は半導体装置への印加
電圧（Ｖ）、縦軸は半導体装置のリーク電流（Ａ）であ
って、曲線Ａは第１の実施例による前記特性であり、曲
線Ｂ及びＣは従来のものの前記特性である。
【００３４】図３から明らかなように、第１の実施例の
ものは、順方向阻止電圧を次第に増大させて行くと、そ
の増大に伴ってリーク電流も次第に増大する傾向を示す
もので、約８０００Ｖの印加状態を、１２５℃の高温下
において約１０００時間持続させた場合においても、前
記特性は殆ど変化しなかった。これに対して、従来のも
のは、順方向阻止電圧が約０．５Ｖ乃至２０Ｖ近傍にな
ると、リーク電流がかなり多くなり、その後、順方向阻
止電圧をさらに増大させても、リーク電流の増大は殆ど
ない状態、即ち、印加順方向阻止電圧に対するリーク電
流の依存性が殆どない、いわゆるプラトー波形が観測さ
れ、この場合のリーク電流の成分はｐ型ベース層３の側
面（表面）における表面電流に基づくものであることが
確認されている。
【００３５】また、従来のもののように、集電電極８
が、アノード電極６及び／またはカソード電極７の配置
面とほぼ同一面上に配置されている場合には、アノード
電極６及びカソード電極７間に印加された順方向阻止電
圧を約６５００Ｖに増大させた段階において放電が生じ
たが、第１の実施例のもののように、集電電極８が、ア
ノード電極６及び／またはカソード電極７の配置面より
もやや外側に屈曲するように構成配置されている場合に
は、アノード電極６及びカソード電極７間に印加された
順方向阻止電圧を約９０００Ｖに増大させた段階におい
て始めて放電が生じるようになった。このように、第１
の実施例による高耐圧半導体装置は、高耐圧化と高信頼
性化との両立性を可能にしたものである。
【００３６】続いて、図４は、本発明による高耐圧半導
体装置の構造の第２の実施例を示す断面構成図である。
【００３７】図４において、１５は高不純物濃度のｐ型
半導体層であり、その他、図１に示す構成要素と同じ構
成要素には同じ符号を付けている。
【００３８】そして、高不純物濃度のｐ型半導体層１５
は、例えば、約１×１０18以上の高不純物濃度であっ
て、ｐ型ベース層３とこのｐ型ベース層３に導電接続さ
れたカソード電極７、特に、主サイリスタ部Ｍのカソー
ド電極７M との間に形成されている。
【００３９】ところで、第２の実施例と、前記第１の実
施例との違いは、第１の実施例が、ｐ型ベース層３に直
接カソード電極７M が導電接続された構成になっている
のに対し、第２の実施例が、ｐ型ベース層３とカソード
電極７M との間に、前記高不純物濃度のｐ型半導体層１
５が配置形成された構成になっている点だけであって、
その余の構成については第２の実施例と前記第１の実施
例との間に何等の相違がない。
【００４０】前記構成の違いにより、第２の実施例は、
第１及び第２パッシベーション膜９、１０中に生じる正
電荷が偏析したとしても、前記高不純物濃度のｐ型半導
体層１５を形成したことにより、空乏層やｎ型反転層を
形成することがより難かしくなって、前記第１の実施例
のものに比べてリーク電流を一層低減させることが可能
となる。また、第１及び第２パッシベーション膜９、１
０中を流れるリーク電流に基づく負電荷が前記第１及び
第２パッシベーション膜９、１０中に発生しないので、
ｎ型ベース層２の側面（表面）にｐ型反転層が形成され
ることはなく、一層の高い耐圧特性を有する半導体装置
を得ることが可能になる。
【００４１】次に、図５は、本発明による高耐圧半導体
装置の構造の第３の実施例を示す断面構成図である。
【００４２】図５において、図１及び図４に示す構成要
素と同じ構成要素には同じ符号を付けている。
【００４３】第３の実施例と、前記第２の実施例との違
いは、前記第２の実施例が、高不純物濃度のｐ型半導体
層１５の表面の大部分にカソード電極７M を導電接続さ
せ、集電電極８は前記カソード電極７M を介して高不純
物濃度のｐ型半導体層１５に導電接続させた構成になっ
ているのに対して、第３の実施例が、高不純物濃度のｐ
型半導体層１５の表面の一部にカソード電極７M を、前
記表面の他の一部に集電電極８をそれぞれアルミニウム
の臘着によって導電接続させた構成になっている点だけ
であって、その余の構成については第３の実施例と前記
第２の実施例との間に何等の相違がない。
【００４４】前記構成の違いにより、第３の実施例は、
ｐ型ベース層３の側面（表面）に形成される低不純物濃
度領域を皆無にすることができるので、前記第２の実施
例のものに比べて、リーク電流をより一層低減させるこ
とが可能になる。また、前記第２の実施例のものと同様
に、第１及び第２パッシベーション膜９、１０中を流れ
るリーク電流に基づく負電荷が前記第１及び第２パッシ
ベーション膜９、１０中に発生しないので、ｎ型ベース
層２の側面（表面）にｐ型反転層が形成されることはな
く、一層高い耐圧特性を有する半導体装置を得ることが
可能になる。
【００４５】続いて、図６は、本発明による高耐圧半導
体装置の構造の第４の実施例を示す断面構成図である。
【００４６】図６において、１６は高不純物濃度の第１
のｐ型半導体層、１７は高不純物濃度の第２のｐ型半導
体層、１８は第１の集電電極、１９は第２の集電電極で
あり、その他、図１に示す構成要素と同じ構成要素には
同じ符号を付けている。
【００４７】そして、高不純物濃度の第１のｐ型半導体
層１６は、ｐ型ベース層３の表面に形成された約１×１
０18以上の高不純物濃度のｐ型半導体層であって、カソ
ード電極７M に導電接続されており、高不純物濃度の第
２のｐ型半導体層１７は、ｐ型エミッタ層４の表面に形
成された約１×１０18以上の高不純物濃度のｐ型半導体
層であって、アノード電極６に導電接続されている。第
１の集電電極１８及び第２の集電電極１９は、ともに、
半導体基体１よりも大径のものであって、中央部分にド
ーナツ状の開口が設けられ、それらの外端縁部分は前記
半導体基体１の側面よりも外側方向に突出している。第
１の集電電極１８の内端縁部分はカソード電極７M に、
第２の集電電極１９の内端縁部分はアノード電極６にそ
れぞれ導電接続され、第２の集電電極１９における第１
の集電電極１８と対向する前記外端縁部分は、前記カソ
ード電極７M 及びアノード電極６に導電接続される前記
内端縁部分よりも外側方向に屈曲された構造になってい
る。
【００４８】ここで、第４の実施例と、前記第２の実施
例との違いは、前記第２の実施例が、ｐ型エミッタ層４
に、半導体基体１よりも大径のアノード電極６を導電接
続した構成になっているのに対し、第４の実施例は、ｐ
型エミッタ層４に半導体基体１よりも小径のアノード電
極６を用いているだけでなく、ｐ型エミッタ層４と前記
アノード電極６の間に高不純物濃度の第２のｐ型半導体
層を配置構成し、かつ、前記アノード電極６に半導体基
体１よりも大径の第２の集電電極１９を導電接続した構
成になっている点だけであって、その余の構成について
は第３の実施例と前記第２の実施例との間に何等の相違
がない。
【００４９】前記構成の違いにより、第４の実施例は、
前記第２の実施例と比べて、前記第１及び第２のパッシ
ベーション膜９、１０中に正電荷が偏析した場合におい
ても、ｎ型ベース層２の側面（表面）にｐ型反転層、ｐ
型エミッタ層４の側面（表面）にｎ型反転層が形成され
ることはなく、例え、高温時においても、一層のリーク
電流の低減を達成することが可能になる。また、第４の
実施例は、アノード電極６側に、第１の集電電極１８と
対向する外端縁部分を外側方向に屈曲させた構造の第２
の集電電極１９を接続配置しているので、互いに対向す
る第１の集電電極１８の外端縁部分と第２の集電電極１
９の外端縁部分との間隔を他の実施例のものより拡げる
ことができ、第１の集電電極１８と第２の集電電極１９
との間の放電の発生の防止をより効果的に達成すること
ができる。
【００５０】以下に挙げる各例は、前記各実施例に示さ
れた高耐圧半導体装置を用いて構成した電力用半導体回
路であって、図７は、前記電力用半導体回路が他励式整
流回路を構成している場合の一例を示す回路構成図であ
る。
【００５１】図７において、Ｖｒ、Ｖｓ、Ｖｔは３相の
交流電圧、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６はスイ
ッチ素子、Ｌは負荷インダクタ、Ｒは負荷抵抗である。
【００５２】そして、スイッチ素子Ｔ１乃至Ｔ６にはそ
れぞれ少なくとも１つあるいは直列接続した複数の前記
高耐圧半導体装置が使用されている。
【００５３】この回路の動作は、３相交流電源から得ら
れた３相の交流電圧Ｖｒ、Ｖｓ、Ｖｔが、６個のスイッ
チ素子Ｔ１乃至Ｔ６からなる３相ブリッジ整流回路によ
り整流されて直流変換され、直列接続された負荷インダ
クタＬ及び負荷抵抗Ｒに供給されるものである。
【００５４】続く、図８は、前記電力用半導体回路が他
励式インバータを構成している場合の一例を示す回路構
成図である。
【００５５】図８において、Ｅは直流電源、Ｌは直流リ
アクタであり、その他、図７に示された構成要素と同じ
構成要素には同じ符号を付けている。
【００５６】そして、本例においても、スイッチ素子Ｔ
１乃至Ｔ６にはそれぞれ少なくとも１つあるいは直列接
続した複数の前記高耐圧半導体装置が使用されている。
【００５７】この回路の動作は、直流電源Ｅから得られ
た直流電力が、６個のスイッチ素子Ｔ１乃至Ｔ６からな
る３相ブリッジ回路によりスイッチングされて交流電力
に変換され、３相の交流電圧Ｖｒ、Ｖｓ、Ｖｔとして取
り出されるものである。
【００５８】続いて、図９は、前記電力用半導体回路が
他励式サイクロコンバータを構成している場合の一例を
示す回路構成図である。
【００５９】図９において、Ｔ７、Ｔ８、Ｔ９、Ｔ１
０、Ｔ１１、Ｔ１２はスイッチ素子であり、その他、図
８に示された構成要素と同じ構成要素には同じ符号を付
けている。
【００６０】そして、本例においても、スイッチ素子Ｔ
１乃至Ｔ１２にはそれぞれ少なくとも１つあるいは直列
接続した複数の前記高耐圧半導体装置が使用され、スイ
ッチ素子Ｔ１乃至Ｔ６からなる３相ブリッジ整流回路
と、スイッチ素子Ｔ７乃至Ｔ１２からなる３相ブリッジ
整流回路は互いに逆並列接続されている。
【００６１】この回路の動作は、スイッチ素子Ｔ１乃至
Ｔ６からなる３相ブリッジ整流回路がともにオン状態の
とき、３相交流電源から得られた３相の交流電圧Ｖｒ、
Ｖｓ、Ｖｔが、前記３相ブリッジ整流回路により整流さ
れて直流変換され、一方極性の直流電力として直列接続
された負荷インダクタＬ及び負荷抵抗Ｒに供給されるも
のであり、また、スイッチ素子Ｔ７乃至Ｔ１２からなる
３相ブリッジ整流回路がともにオン状態のとき、前記３
相の交流電圧Ｖｒ、Ｖｓ、Ｖｔが、前記３相ブリッジ整
流回路により整流されて直流変換され、他方極性の直流
電力として直列接続された負荷インダクタＬ及び負荷抵
抗Ｒに供給されるものである。
【００６２】次に、図１０は、前記電力用半導体回路が
直流送電回路を構成している場合の一例を示すブロック
構成図である。
【００６３】図１０において、Ｘ、Ｙは電力変換所、Ｌ
ａ、Ｌｂは直流リアクトル、Ｚは直流送電線である。
【００６４】そして、電力変換所Ｘ、Ｙにおいては、図
８及び図９に示すような３相ブリッジ整流回路及び３相
ブリッジ回路が多数用いられている。
【００６５】この回路の動作は、一方の電力変換所Ｘに
おいて、３相交流電力が直流電力に変換され、この変換
された直流電力は直流送電線Ｚを通して他方の電力変換
所Ｙに供給される。そして、電力変換所Ｙにおいて、こ
の直流電力が３相交流電力に変換され、交流電力供給系
統に送られるものである。
【００６６】さらに、図１１は、前記電力用半導体回路
が静止型無効電力補償装置を構成している場合の一例を
示す構成図である。
【００６７】図１１において、ＸＬは送電線のインピー
ダンス、Ｖｔは受電点電圧、Ｉｃは静止型無効電力補償
装置の出力電流、Ｖｒｅｆは制御目標電圧、Ｋは制御系
の利得、Ｃｃはキャパシタ、Ｘｃはリアクトル、ＲＬは
負荷抵抗、Ｔはスイッチ素子である。
【００６８】そして、スイッチ素子Ｔは、直列接続及び
／または並列接続した複数の前記高耐圧半導体装置から
なるものである。
【００６９】この回路の動作は、負荷抵抗ＲＬが大きく
なってくると、送電線のインピーダンスＸＬに生じる電
圧降下が増大し、受電点電圧Ｖｔが低下するようにな
る。このような場合に、スイッチ素子Ｔの導通度を適宜
制御することにより静止型無効電力補償装置の出力電流
Ｉｃを減少させ、遅相無効電流の補償を減少させること
により、受電点電圧Ｖｔの低下を抑制するようにしてい
るものである。
【００７０】前記図７乃至図１１の各例において、スイ
ッチ素子Ｔにブレークオーバ電圧が８０００程度の、耐
圧特性の揃った高耐圧半導体装置を複数個直列接続して
用いたときには、ブレークオーバ電圧が６０００Ｖ程度
である従来の高耐圧半導体装置を複数個直列接続して用
いたものに比べて、その直列接続数を約２５％程度低減
することができ、前記図１１乃至図１５に示された各回
路及び装置の小型化の達成と信頼性の向上を計ることが
できる。
【００７１】図７乃至図１１の説明に用いた高耐圧半導
体装置１００において、耐圧の揃った、本発明により達
成できる８０００Ｖである高耐圧半導体装置を複数直列
接続して用いることにより、従来技術によるブレークオ
ーバ電圧が６０００Ｖの高耐圧半導体装置を用いた場合
に比べ、約２５％程度前記直列接続される高耐圧半導体
装置の数を低減することができ、それにより電力用半導
体回路の小型化を達成し、その信頼性を著しく向上させ
ることができる。
【００７２】
【発明の効果】以上説明したように、本発明によれば、
半導体基体の露出された側面を含む部分を、高絶縁特性
を有する第１の絶縁材料層（第１パッシベーション膜）
９と、絶縁特性を有する第２の絶縁材料層（第２パッシ
ベーション膜）１０とで被覆するようにしたので、高耐
圧半導体装置の第１及び第２主電極６、７間に高電圧が
印加されたとしても、前記露出された側面に放電が生じ
難く、しかも、第１及び第２の絶縁材料層（第１及び第
２パッシベーション膜）９、１０中を流れるリーク電流
が極めて少なくなるので、第１及び第２の絶縁材料層
（第１及び第２パッシベーション膜）９、１０中に偏析
する残留電荷を低減することができるようになり、従来
のこの種のものに比べて、周囲環境の状態に依存するこ
となく、一層の高耐圧特性を備え、かつ、高信頼性を有
する半導体装置が得られるという効果がある。
【００７３】また、本発明による高耐圧半導体装置を用
いて、電力用半導体回路を構成すれば、高耐圧半導体装
置の使用数を減らして小型化を図るとともに、高信頼性
を有する電力用半導体回路が得られるという効果もあ
る。
【図面の簡単な説明】
【図１】本発明に係わる高耐圧半導体装置の構造の第１
の実施例を示す断面構成図である。
【図２】第１の実施例の動作を説明するための部分断面
構成図である。
【図３】半導体装置に印加される順方向阻止電圧と半導
体装置に発生するリーク電流との関係を示す特性図であ
る。
【図４】本発明に係わる高耐圧半導体装置の構造の第２
の実施例を示す断面構成図である。
【図５】本発明に係わる高耐圧半導体装置の構造の第３
の実施例を示す断面構成図である。
【図６】本発明に係わる高耐圧半導体装置の構造の第４
の実施例を示す断面構成図である。
【図７】本発明に係わる高耐圧半導体装置をスイッチ素
子として用いた他励式整流回路の一例を示す構成図であ
る。
【図８】本発明に係わる高耐圧半導体装置をスイッチ素
子として用いた他励式インバータの一例を示す構成図で
ある。
【図９】本発明に係わる高耐圧半導体装置をスイッチ素
子として用いた他励式サイクロコンバータの一例を示す
構成図である。
【図１０】本発明に係わる高耐圧半導体装置をスイッチ
素子として用いた直流送電系の一例を示す構成図であ
る。
【図１１】本発明に係わる高耐圧半導体装置をスイッチ
素子として用いた静止型無効電力補償装置の一例を示す
構成図である。
【符号の説明】
１ 半導体基体 ２ ｎ型ベース層 ３ ｐ型ベース層 ４ ｐ型エミッタ層 ５ ｎ型エミッタ層 ５M1、５M2 主サイリスタ部Ｍのｎ型エミッタ層 ５A 補助サイリスタ部Ａのｎ型エミッタ層 ５T 受光サイリスタ部Ｔのｎ型エミッタ層 ６ アノード電極 ７ カソード電極 ７M 主サイリスタ部Ｍのカソード電極 ７A 補助サイリスタ部Ａのカソード電極 ７T1、７T2 受光サイリスタ部Ｔのカソード電極 ８ 集電電極 ９ 高絶縁特性を有する第１の絶縁材料層（第１パッシ
ベーション膜） １０ 絶縁特性を有する第２の絶縁材料層（第２パッシ
ベーション膜） １１ 第１パッシベーション膜９中の電気力線 １２ 第２パッシベーション膜１０中の電気力線 １３ ｎ型ベース層２内の空乏層 １４ ｐ型ベース層３内の空乏層 １５ 高不純物濃度のｐ型半導体層 １６ 高不純物濃度の第１のｐ型半導体層 １７ 高不純物濃度の第２のｐ型半導体層 １８ 第１の集電電極 １９ 第２の集電電極 Ｍ 主サイリスタ部 Ａ 補助サイリスタ部 Ｔ 受光サイリスタ部
フロントページの続き (72)発明者 望月 康弘 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 一方及び他方の主表面を有し、少なくと
    も２つのｐｎ接合で構成され、側面が露出された半導体
    基体と、前記半導体基体より大径であって、前記一方の
    主表面に低抵抗接触された第１主電極と、前記他方の主
    表面に低抵抗接触された第２主電極と、前記半導体基体
    より大径であって、前記第２主電極に導電接続された集
    電電極と、前記第１主電極と前記集電電極との間の沿面
    距離が前記半導体基体の厚みよりも長くなるように、前
    記半導体基体の前記露出された側面を加工してなる高耐
    圧半導体装置において、前記第１主電極から前記露出さ
    れた側面を介して前記集電電極に至る部分を高絶縁材料
    からなる層で被覆し、かつ、前記高絶縁材料からなる層
    の上に他の絶縁材料の層を被覆させたことを特徴とする
    高耐圧半導体装置。
  2. 【請求項２】 前記半導体基体の前記他方の主表面と、
    それに低抵抗接触された第２主電極の間に高不純物濃度
    の半導体層を部分的に形成し、前記半導体基体と前記高
    不純物濃度の半導体層との接合部分を前記半導体基体の
    側面に露出させたことを特徴とする請求項１記載の高耐
    圧半導体装置。
  3. 【請求項３】 前記半導体基体の前記他方の主表面と、
    それに低抵抗接触させた第２主電極の間に高不純物濃度
    の半導体層を部分的に形成するとともに、前記他方の主
    表面と前記集電電極との間にも前記高不純物濃度の半導
    体層を形成し、前記第２主電極と前記集電電極との導電
    接続は前記高不純物濃度の半導体層を介して行ない、第
    ２主電極と前記半導体基体と前記高不純物濃度の半導体
    層との接合部分を前記半導体基体の側面に露出させたこ
    とを特徴とする請求項１記載の高耐圧半導体装置。
  4. 【請求項４】 前記集電電極は、前記第１主電極に対向
    する外端縁部分が前記第２主電極に導電接続される内端
    縁部分よりも外側に屈曲構成させたものであることを特
    徴とする請求項１記載の高耐圧半導体装置。
  5. 【請求項５】 一方及び他方の主表面を有し、少なくと
    も２つのｐｎ接合で構成される、側面が露出された半導
    体基体と、前記一方の主表面に低抵抗接触された第１主
    電極と、前記他方の主表面に低抵抗接触された第２主電
    極と、前記第１主電極に導電接続され、前記半導体基体
    より大径の第１集電電極と、前記第２主電極に導電接続
    され、前記半導体基体より大径の第２集電電極と、前記
    第１集電電極と前記第２集電電極との間の沿面距離が前
    記半導体基体の厚みよりも長くなるように、前記半導体
    基体の前記露出された側面を加工してなる高耐圧半導体
    装置において、前記一方及び他方の主表面と、それに低
    抵抗接触させた第１及び第２主電極の間にそれぞれ高不
    純物濃度の半導体層を部分的に形成し、前記半導体基体
    と前記各高不純物濃度の半導体層との接合部分を前記半
    導体基体の側面に露出させ、前記集電電極から前記露出
    された側面を介して前記第２集電電極に至る部分を高絶
    縁材料からなる層で被覆し、かつ、前記高絶縁材料から
    なる層の上に他の絶縁材料の層を被覆させたことを特徴
    とする高耐圧半導体装置。
  6. 【請求項６】 前記半導体基体は、ｐエミッタ層、ｎベ
    ース層、ｐベース層、複数に分割されたｎエミッタ層か
    らなるｐｎｐｎ４層構造を有し、前記ｐエミッタ層に第
    １主電極が接続され、前記複数に分割されたｎエミッタ
    層と前記ｐベース層とに跨ってそれぞれ複数に分割され
    た第２主電極が接続され、前記半導体基体の側面に前記
    ｐエミッタ層、ｎベース層、ｐベース層からなるｐｎｐ
    構造が露出されたことを特徴とする請求項１または５記
    載の高耐圧半導体装置。
  7. 【請求項７】 前記半導体基体の露出された側面は、２
    重正ベベル構造をなすように内側に切り込み加工されて
    いることを特徴とする請求項６記載の高耐圧半導体装
    置。
  8. 【請求項８】 前記第１及び第２の集電電極は、それら
    の対向する外端縁部分が前記第１及び第２主電極に導電
    接続される内端縁部分よりも外側に屈曲構成されたもの
    であることを特徴とする請求項５記載の高耐圧半導体装
    置。
  9. 【請求項９】 前記高耐圧半導体装置を用いて、直流−
    交流変換、交流−直流変換、直流−交流相互変換、直流
    送電、無効電流補償の少なくとも１つの機能を達成させ
    る回路を構成したことを特徴とする請求項１乃至６のい
    ずれかに記載の高耐圧半導体装置を用いた電力用半導体
    回路。
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EP0788169A2 (en) 1996-01-30 1997-08-06 Hitachi, Ltd. High voltage semiconductor device having stable voltage blocking characteristics
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