JPH06204462A - サイリスタおよびそのアセンブリ - Google Patents
サイリスタおよびそのアセンブリInfo
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- JPH06204462A JPH06204462A JP5270841A JP27084193A JPH06204462A JP H06204462 A JPH06204462 A JP H06204462A JP 5270841 A JP5270841 A JP 5270841A JP 27084193 A JP27084193 A JP 27084193A JP H06204462 A JPH06204462 A JP H06204462A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/1012—Base regions of thyristors
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
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Abstract
(57)【要約】
【目的】 高いスイッチオン感度と低いｄＶ／ｄｔ感度
と高い保持電流とを有するサイリスタを提供する。 【構成】 表側表面に局所的アノード領域、裏側表面に
その裏側表面全体を被覆するカソード金属被膜Ｋ、およ
び表側表面領域に横型サイリスタｔｌを含む、縦型サイ
リスタＴＶでできたサイリスタが提供される。サイリス
タのゲートは、横型サイリスタｔｌのカソード領域ｃま
たはカソード−ゲート領域ｇに対応する。横型サイリス
タｔｌのカソード−ゲート領域ｇまたはカソード領域ｃ
のそれぞれは、縦型サイリスタＴＶのカソードに接続さ
れる。
と高い保持電流とを有するサイリスタを提供する。 【構成】 表側表面に局所的アノード領域、裏側表面に
その裏側表面全体を被覆するカソード金属被膜Ｋ、およ
び表側表面領域に横型サイリスタｔｌを含む、縦型サイ
リスタＴＶでできたサイリスタが提供される。サイリス
タのゲートは、横型サイリスタｔｌのカソード領域ｃま
たはカソード−ゲート領域ｇに対応する。横型サイリス
タｔｌのカソード−ゲート領域ｇまたはカソード領域ｃ
のそれぞれは、縦型サイリスタＴＶのカソードに接続さ
れる。
Description
【０００１】
【発明の分野】この発明はサイリスタ構造に関し、かつ
共通のカソードおよび共通のゲートを有しゲートはカソ
ードに対してバイアスをかけられるサイリスタのモノリ
シックアセンブリに関する。
共通のカソードおよび共通のゲートを有しゲートはカソ
ードに対してバイアスをかけられるサイリスタのモノリ
シックアセンブリに関する。
【０００２】
【関連技術の論議】図１は、数百ミクロンの厚さを有す
るＮ型基板Ｎ２から形成される従来のサイリスタ構造を
概略的に表わす。Ｐ型層Ｐ２が基板の下側に均一に形成
され、アノード金属被膜Ａで被覆されたサイリスタのア
ノードに対応する。上部表面の側ではＰ型領域Ｐ１が形
成され、これはカソードゲート層に対応し、その中にＮ
型カソード領域Ｎ１が形成される。金属被膜Ｇはゲート
領域と一体であり、金属被膜Ｋは領域Ｎ１上に形成され
てカソード電極を形成する。従来のエミッタ短絡に対応
する領域Ｎ１の中断も、表わされている。
るＮ型基板Ｎ２から形成される従来のサイリスタ構造を
概略的に表わす。Ｐ型層Ｐ２が基板の下側に均一に形成
され、アノード金属被膜Ａで被覆されたサイリスタのア
ノードに対応する。上部表面の側ではＰ型領域Ｐ１が形
成され、これはカソードゲート層に対応し、その中にＮ
型カソード領域Ｎ１が形成される。金属被膜Ｇはゲート
領域と一体であり、金属被膜Ｋは領域Ｎ１上に形成され
てカソード電極を形成する。従来のエミッタ短絡に対応
する領域Ｎ１の中断も、表わされている。
【０００３】サイリスタの周辺では、Ｐ型である上部表
面および下部表面から拡散２および３が形成されてウェ
ルサイリスタ構造と通常呼ばれる構造を提供する。
面および下部表面から拡散２および３が形成されてウェ
ルサイリスタ構造と通常呼ばれる構造を提供する。
【０００４】そのような構造では、ヒートシンク上に装
着でき、サイリスタの冷却システムの側に対応し、さら
に一般的には（絶縁された回路を除いては）、ヒートシ
ンク電圧にも対応するのはアノード表面である。そのよ
うな構造で、共通のアノードを有するいくつかのサイリ
スタが容易に並列に集積化され得る。
着でき、サイリスタの冷却システムの側に対応し、さら
に一般的には（絶縁された回路を除いては）、ヒートシ
ンク電圧にも対応するのはアノード表面である。そのよ
うな構造で、共通のアノードを有するいくつかのサイリ
スタが容易に並列に集積化され得る。
【０００５】そのようなサイリスタでは、ゲートはカソ
ードに対してバイアスをかけられる。すなわち、サイリ
スタのアノードがカソードに対して正であるときに、正
電圧がゲートとカソードとの間に与えられて電流がゲー
トからカソードへ流れることができるようになれば、サ
イリスタは導通する。
ードに対してバイアスをかけられる。すなわち、サイリ
スタのアノードがカソードに対して正であるときに、正
電圧がゲートとカソードとの間に与えられて電流がゲー
トからカソードへ流れることができるようになれば、サ
イリスタは導通する。
【０００６】長い間、サイリスタの製造者たちは、さま
ざまな層と短絡孔の形とのドーピングレベルと形とを上
から見て最適になるようにしてきた。これはそのような
カソード−ゲートサイリスタの降伏電圧ならびにスイッ
チオンおよびスイッチオフのパラメータのような、様々
な所望されるパラメータを最大限に活用するために行な
われた。
ざまな層と短絡孔の形とのドーピングレベルと形とを上
から見て最適になるようにしてきた。これはそのような
カソード−ゲートサイリスタの降伏電圧ならびにスイッ
チオンおよびスイッチオフのパラメータのような、様々
な所望されるパラメータを最大限に活用するために行な
われた。
【０００７】図２はこれらのパラメータのいくつかを説
明する。アノード−カソード電圧がＶ１に等しい正電圧
であり、かつゲート電圧が与えられると、曲線１０で示
されるようにアノード−カソード電流は急速に増大す
る。次に、サイリスタが挿入される回路のパラメータに
対応するＶ２およびＩ２で電圧と電流とが確立されるま
で、電圧は低い値へ降下する。そうすると、サイリスタ
はゲート電流が中断された場合でさえもこの状態にとど
まる。サイリスタは、低いゲート−カソード電圧とゲー
トにおける少ない電流の流れとがオン状態をトリガする
のに十分であれば、スイッチオンを感知するといわれて
いる。
明する。アノード−カソード電圧がＶ１に等しい正電圧
であり、かつゲート電圧が与えられると、曲線１０で示
されるようにアノード−カソード電流は急速に増大す
る。次に、サイリスタが挿入される回路のパラメータに
対応するＶ２およびＩ２で電圧と電流とが確立されるま
で、電圧は低い値へ降下する。そうすると、サイリスタ
はゲート電流が中断された場合でさえもこの状態にとど
まる。サイリスタは、低いゲート−カソード電圧とゲー
トにおける少ない電流の流れとがオン状態をトリガする
のに十分であれば、スイッチオンを感知するといわれて
いる。
【０００８】サイリスタをオフにするには、サイリスタ
の中を流れる電流が保持電流ＩＨより低くなるまでその
端子にかかる電圧が減少しなければならない。
の中を流れる電流が保持電流ＩＨより低くなるまでその
端子にかかる電圧が減少しなければならない。
【０００９】加えて、サイリスタは所与の順方向降伏電
圧を有する、すなわちゲート電流がないときに電圧がし
きい値ＶBRを超えた場合、サイリスタは降伏し、電圧−
電流特性曲線は曲線１１に対応する。さらに、このサイ
リスタ降伏電圧は電圧サージの急速さに依存しており、
この特性はサイリスタのｄＶ／ｄｔ感度に対応する。
圧を有する、すなわちゲート電流がないときに電圧がし
きい値ＶBRを超えた場合、サイリスタは降伏し、電圧−
電流特性曲線は曲線１１に対応する。さらに、このサイ
リスタ降伏電圧は電圧サージの急速さに依存しており、
この特性はサイリスタのｄＶ／ｄｔ感度に対応する。
【００１０】上に述べたサイリスタのパラメータ（スイ
ッチオン感度、ｄＶ／ｄｔ感度および保持電流）は、最
も重要なものである。しかしながら、これらの様々なパ
ラメータは互いに両立しない。より特定的に言えば、エ
ミッタ短絡の速度を減じることで、スイッチオンに対す
る感度は増大するが、この速度を高めることでｄＶ／ｄ
ｔのトリガに伴う問題は減じられ、保持電流ＩＨは増大
する。
ッチオン感度、ｄＶ／ｄｔ感度および保持電流）は、最
も重要なものである。しかしながら、これらの様々なパ
ラメータは互いに両立しない。より特定的に言えば、エ
ミッタ短絡の速度を減じることで、スイッチオンに対す
る感度は増大するが、この速度を高めることでｄＶ／ｄ
ｔのトリガに伴う問題は減じられ、保持電流ＩＨは増大
する。
【００１１】しかしながら、図１で表わされるような、
共通のアノードと、カソードに対してバイアスをかけら
れるゲートとを有するサイリスタを含む構造では、これ
らのパラメータのすべてを申し分なく最大限に活用する
ことが可能であった。カソード−ゲートに増幅サイリス
タ（ダーリスタとも呼ばれる）を提供することによって
スイッチオン感度をさらに増大させることが可能である
ことが知られている。
共通のアノードと、カソードに対してバイアスをかけら
れるゲートとを有するサイリスタを含む構造では、これ
らのパラメータのすべてを申し分なく最大限に活用する
ことが可能であった。カソード−ゲートに増幅サイリス
タ（ダーリスタとも呼ばれる）を提供することによって
スイッチオン感度をさらに増大させることが可能である
ことが知られている。
【００１２】いくつかの応用では、ゲート電極がアノー
ド金属被膜の側にあるためにカソード金属被膜が単独で
コンポーネントの表面上にあり、ヒートシンク上に直接
装着され得る、サイリスタを得ることが望ましい。アノ
ード−ゲートサイリスタを用いることが可能であろう。
しかし、このようなサイリスタを製造することにより、
現在はうまく解決されていない問題点が浮上する。
ド金属被膜の側にあるためにカソード金属被膜が単独で
コンポーネントの表面上にあり、ヒートシンク上に直接
装着され得る、サイリスタを得ることが望ましい。アノ
ード−ゲートサイリスタを用いることが可能であろう。
しかし、このようなサイリスタを製造することにより、
現在はうまく解決されていない問題点が浮上する。
【００１３】実際、カソード−ゲートサイリスタに等価
である構造はＮ型およびＰ型の層のすべての導電型を反
転させることにより得ることができるということが、特
許において一般的に主張されてきた。しかしこれらの主
張にもかかわらず、実際にはＮ型層とＰ型層との間には
等価性は全くない。より特定的には、キャリアの移動度
はＮ型層とＰ型層とでは異なっており、Ｐ型層における
ドーピングレベルに等しいドーピングレベルをＮ型層で
得ることは不可能である。たとえば、Ｐ型層で非常に高
度にドーピングされたレベルを得ることは困難である。
である構造はＮ型およびＰ型の層のすべての導電型を反
転させることにより得ることができるということが、特
許において一般的に主張されてきた。しかしこれらの主
張にもかかわらず、実際にはＮ型層とＰ型層との間には
等価性は全くない。より特定的には、キャリアの移動度
はＮ型層とＰ型層とでは異なっており、Ｐ型層における
ドーピングレベルに等しいドーピングレベルをＮ型層で
得ることは不可能である。たとえば、Ｐ型層で非常に高
度にドーピングされたレベルを得ることは困難である。
【００１４】すべての導電型を反転させることにより図
１に示されるサイリスタをアノードゲートサイリスタに
変形することでなされるかもしれない解決法は、特に層
Ｎ１を非常に高度にドーピングされたＰ型層で代用する
ことが不可能だろうという事実のために、十分なもので
はない。
１に示されるサイリスタをアノードゲートサイリスタに
変形することでなされるかもしれない解決法は、特に層
Ｎ１を非常に高度にドーピングされたＰ型層で代用する
ことが不可能だろうという事実のために、十分なもので
はない。
【００１５】アノード−ゲートサイリスタを提供するた
めの別の解決法が図３で示されており、ここではカソー
ド−ゲートを含む層Ｐ１はアノード層Ｐ２に変えられ
る。この場合の基板Ｎ２はアノードゲートとして動作す
る。層Ｐ１は接続されていないカソード−ゲート層とな
り、カソード層Ｎ１は下部表面の側に形成される。その
ような配列は、降伏電圧を決定する層である非常に厚い
層Ｎ２（基板）へゲートが接続されているという事実の
ために幾分感度の低い構造を提供する。
めの別の解決法が図３で示されており、ここではカソー
ド−ゲートを含む層Ｐ１はアノード層Ｐ２に変えられ
る。この場合の基板Ｎ２はアノードゲートとして動作す
る。層Ｐ１は接続されていないカソード−ゲート層とな
り、カソード層Ｎ１は下部表面の側に形成される。その
ような配列は、降伏電圧を決定する層である非常に厚い
層Ｎ２（基板）へゲートが接続されているという事実の
ために幾分感度の低い構造を提供する。
【００１６】したがって実際には、図１で表わされるサ
イリスタのようなカソード−ゲートサイリスタが、入手
できるものとしては主流であり、実際にはアノード−ゲ
ートサイリスタは存在しない。ゆえに、いくつかの並列
のサイリスタがヒートシンクに接続される共通なアノー
ドを有する回路を形成することが単に可能である。しか
しながら、共通のカソードを有するサイリスタを並列に
接続することは非常に困難である。
イリスタのようなカソード−ゲートサイリスタが、入手
できるものとしては主流であり、実際にはアノード−ゲ
ートサイリスタは存在しない。ゆえに、いくつかの並列
のサイリスタがヒートシンクに接続される共通なアノー
ドを有する回路を形成することが単に可能である。しか
しながら、共通のカソードを有するサイリスタを並列に
接続することは非常に困難である。
【００１７】アノード−ゲートサイリスタのさらなる欠
点は、効果的なアノード−ゲートサイリスタを製造する
ことが可能であったとしても、多くの電気回路ではアノ
ードではなくカソードに対してゲートにバイアスをかけ
ることが望ましいのに、それらのサイリスタのゲートは
本質的にアノードに対してバイアスをかけられるであろ
うということである。
点は、効果的なアノード−ゲートサイリスタを製造する
ことが可能であったとしても、多くの電気回路ではアノ
ードではなくカソードに対してゲートにバイアスをかけ
ることが望ましいのに、それらのサイリスタのゲートは
本質的にアノードに対してバイアスをかけられるであろ
うということである。
【００１８】
【発明の概要】この発明の第１の目的は、カソードが半
導体チップの第１の主表面（下部表面）に対応し、ゲー
トがアノードを含む表面上に配設される、サイリスタを
提供することであって、このときサイリスタはカソード
に関連してゲートに与えられた電圧によりトリガされ
る。
導体チップの第１の主表面（下部表面）に対応し、ゲー
トがアノードを含む表面上に配設される、サイリスタを
提供することであって、このときサイリスタはカソード
に関連してゲートに与えられた電圧によりトリガされ
る。
【００１９】この発明の他の目的は、高いスイッチオン
感度と低いｄＶ／ｄｔ感度と高い保持電流とを有する、
そのようなサイリスタを提供することである。
感度と低いｄＶ／ｄｔ感度と高い保持電流とを有する、
そのようなサイリスタを提供することである。
【００２０】これらのおよび他の目的を達成するため
に、この発明は、表側表面に局所的アノード領域を含み
かつ裏側表面に裏側表面全体を実質的に被覆するカソー
ド金属被膜を含む縦型サイリスタを備える、サイリスタ
を提供する。加えて、表側表面は横型サイリスタを含
む。サイリスタのゲートは、横型サイリスタのカソード
領域にまたはカソード−ゲート領域に対応する。横型サ
イリスタのカソード−ゲート領域またはカソード領域の
それぞれは、縦型サイリスタのカソードに接続される。
に、この発明は、表側表面に局所的アノード領域を含み
かつ裏側表面に裏側表面全体を実質的に被覆するカソー
ド金属被膜を含む縦型サイリスタを備える、サイリスタ
を提供する。加えて、表側表面は横型サイリスタを含
む。サイリスタのゲートは、横型サイリスタのカソード
領域にまたはカソード−ゲート領域に対応する。横型サ
イリスタのカソード−ゲート領域またはカソード領域の
それぞれは、縦型サイリスタのカソードに接続される。
【００２１】言換えればこの発明は、Ｎ型基板を含み、
表側表面にはアノード金属被膜で被覆されたＰ型アノー
ド領域を含み、かつ裏側表面にはＮ型カソード領域が中
に形成されるＰ型層を含むサイリスタを提供するもので
あり、この裏側表面はカソード金属被膜で被覆され、こ
れらの層のアセンブリが縦型サイリスタを形成し、さら
にサイリスタは、基板の中に、表側で基板およびアノー
ド領域とともに横型サイリスタを形成するＮ型領域が中
で形成されるＰ型ウェル、前記Ｐ型ウェルまたは前記Ｎ
型領域に電気的に接続されるゲート端子、ならびにカソ
ードと前記Ｎ型領域または前記Ｐ型ウェルのそれぞれと
の間に電気的接続を含む。
表側表面にはアノード金属被膜で被覆されたＰ型アノー
ド領域を含み、かつ裏側表面にはＮ型カソード領域が中
に形成されるＰ型層を含むサイリスタを提供するもので
あり、この裏側表面はカソード金属被膜で被覆され、こ
れらの層のアセンブリが縦型サイリスタを形成し、さら
にサイリスタは、基板の中に、表側で基板およびアノー
ド領域とともに横型サイリスタを形成するＮ型領域が中
で形成されるＰ型ウェル、前記Ｐ型ウェルまたは前記Ｎ
型領域に電気的に接続されるゲート端子、ならびにカソ
ードと前記Ｎ型領域または前記Ｐ型ウェルのそれぞれと
の間に電気的接続を含む。
【００２２】この発明の実施例によれば、縦型サイリス
タのカソード領域はエミッタ短絡を与えられており、横
型サイリスタのカソード領域にはエミッタ短絡はない。
タのカソード領域はエミッタ短絡を与えられており、横
型サイリスタのカソード領域にはエミッタ短絡はない。
【００２３】この発明の実施例によれば、Ｐ型の周辺領
域はサイリスタの上側から下側まで延びる。
域はサイリスタの上側から下側まで延びる。
【００２４】この発明の実施例によれば、横型サイリス
タのカソード−ゲート領域とカソード金属被膜との間の
接続は、ゲート領域と周辺領域との間の連続する領域に
よって形成される。
タのカソード−ゲート領域とカソード金属被膜との間の
接続は、ゲート領域と周辺領域との間の連続する領域に
よって形成される。
【００２５】この発明の別の実施例によれば、横型サイ
リスタのカソード領域とカソード金属被膜との間の接続
は、横型サイリスタのカソードを周辺領域の上部表面に
接合する金属被膜によってなされる。
リスタのカソード領域とカソード金属被膜との間の接続
は、横型サイリスタのカソードを周辺領域の上部表面に
接合する金属被膜によってなされる。
【００２６】この発明は、共通のゲートと共通のカソー
ドとを有するサイリスタのアセンブリをも提供する。ア
センブリは上で規定されたようなサイリスタの並列接続
によって構成され、そのようなサイリスタのカソードは
同一のヒートシンク上に装着される。
ドとを有するサイリスタのアセンブリをも提供する。ア
センブリは上で規定されたようなサイリスタの並列接続
によって構成され、そのようなサイリスタのカソードは
同一のヒートシンク上に装着される。
【００２７】この発明の実施例によれば、共通のゲート
と共通のカソードとを有するサイリスタはモリシック的
に組立てられる。いくつかの縦型サイリスタが、同一基
板の中に並列に組立てられる。アセンブリは、各縦型サ
イリスタのアノード−ゲート領域とアノード領域とによ
り延ばされる横型サイリスタのカソード−ゲートおよび
カソードを含む、付加的な共通領域を含む。
と共通のカソードとを有するサイリスタはモリシック的
に組立てられる。いくつかの縦型サイリスタが、同一基
板の中に並列に組立てられる。アセンブリは、各縦型サ
イリスタのアノード−ゲート領域とアノード領域とによ
り延ばされる横型サイリスタのカソード−ゲートおよび
カソードを含む、付加的な共通領域を含む。
【００２８】この発明の前述および他の目的、特徴、局
面ならびに利点は、後述するこの発明の詳しい説明を添
付の図面と関連させて用いれば明らかになるであろう。
面ならびに利点は、後述するこの発明の詳しい説明を添
付の図面と関連させて用いれば明らかになるであろう。
【００２９】
【詳しい説明】半導体部品の様々な断面図において、そ
れらのサイズは一定の尺度では描かれていない。より特
定的に言えば、層の厚さと横方向の寸法とは図面を理解
しやすくするために任意に拡大または縮小されている。
れらのサイズは一定の尺度では描かれていない。より特
定的に言えば、層の厚さと横方向の寸法とは図面を理解
しやすくするために任意に拡大または縮小されている。
【００３０】図４はこの発明によるサイリスタの断面図
である。このようなサイリスタはＮ型基板Ｎ２から製造
されており、その裏側表面５はＰ型層Ｐ１で被覆され、
Ｐ型層の中では従来的にはエミッタ短絡領域４を形成す
るために中断させられ得るＮ型領域Ｎ１が形成されてい
る。裏側表面６はその表面のほぼ全体をカソード金属被
膜Ｋで被覆されている。領域Ｎ１は、基板Ｎ２の上部表
面から形成される領域Ｐ２に面している。領域Ｐ２はサ
イリスタのアノードを形成し、かつアノード金属被膜Ａ
で被覆される。加えて、領域Ｎ２ではＰ型ウェルＰ３が
形成され、その中ではＮ型領域Ｎ３が形成される。ウェ
ルＰ３は金属被膜ｇと一体であり、領域Ｎ３は金属被膜
ｃと一体である。
である。このようなサイリスタはＮ型基板Ｎ２から製造
されており、その裏側表面５はＰ型層Ｐ１で被覆され、
Ｐ型層の中では従来的にはエミッタ短絡領域４を形成す
るために中断させられ得るＮ型領域Ｎ１が形成されてい
る。裏側表面６はその表面のほぼ全体をカソード金属被
膜Ｋで被覆されている。領域Ｎ１は、基板Ｎ２の上部表
面から形成される領域Ｐ２に面している。領域Ｐ２はサ
イリスタのアノードを形成し、かつアノード金属被膜Ａ
で被覆される。加えて、領域Ｎ２ではＰ型ウェルＰ３が
形成され、その中ではＮ型領域Ｎ３が形成される。ウェ
ルＰ３は金属被膜ｇと一体であり、領域Ｎ３は金属被膜
ｃと一体である。
【００３１】ゆえに、図４のサイリスタはその裏側表面
に単一のカソード金属被膜Ｋを有し、その表側表面はア
ノード金属被膜Ａならびに付加的な金属被膜ｇおよびｃ
を含む。
に単一のカソード金属被膜Ｋを有し、その表側表面はア
ノード金属被膜Ａならびに付加的な金属被膜ｇおよびｃ
を含む。
【００３２】図４は、層Ｐ２、Ｎ２、Ｐ１およびＮ１を
含む縦型サイリスタＴＶ、ならびに層Ｎ３、Ｐ３、Ｎ
２、Ｐ２を含む表側表面の横型サイリスタｔｌを示す。
領域Ｎ１は従来的にはエミッタ短絡４を提供されている
ので、主サイリスタＴＶは高い保持電流ＩＨを有し、ｄ
Ｖ／ｄｔのトリガに対しては非常に感度が低い。その一
方で、領域Ｎ３にはエミッタ短絡は与えられていないの
で、横型サイリスタｔｌは確実に高いスイッチオン感度
を有する。
含む縦型サイリスタＴＶ、ならびに層Ｎ３、Ｐ３、Ｎ
２、Ｐ２を含む表側表面の横型サイリスタｔｌを示す。
領域Ｎ１は従来的にはエミッタ短絡４を提供されている
ので、主サイリスタＴＶは高い保持電流ＩＨを有し、ｄ
Ｖ／ｄｔのトリガに対しては非常に感度が低い。その一
方で、領域Ｎ３にはエミッタ短絡は与えられていないの
で、横型サイリスタｔｌは確実に高いスイッチオン感度
を有する。
【００３３】この部品の上部表面および下部表面の領域
における最も大きい部分は、それぞれ領域Ｐ２およびＮ
１によって占められるということは当業者には明らかで
あろう。
における最も大きい部分は、それぞれ領域Ｐ２およびＮ
１によって占められるということは当業者には明らかで
あろう。
【００３４】図４の構造は２つの異なった接続モードを
有することができる。図５（Ａ）で示される第１のモー
ドでは、端子ｃは端子Ｋに接続され、端子ｇが装置のゲ
ート端子Ｇを形成する。
有することができる。図５（Ａ）で示される第１のモー
ドでは、端子ｃは端子Ｋに接続され、端子ｇが装置のゲ
ート端子Ｇを形成する。
【００３５】この第１の接続モードおける装置の動作
は、等価である図５（Ｂ）の層の図を参照して、または
等価である図５（Ｃ）の回路図を参照して説明される。
横型サイリスタＰ２−Ｎ２−Ｐ３−Ｎ３および縦型サイ
リスタＰ２−Ｎ２−Ｐ１−Ｎ１は、共通のアノード層と
アノード−ゲート層とを有する。それらのカソードＮ３
およびＮ１は相互接続される。したがって、端子Ａと端
子Ｋとの間の電圧が正であり、信号が端子Ｇに与えられ
ると、横型サイリスタＰ２−Ｎ２−Ｐ３−Ｎ３は端子Ａ
と端子Ｋとの間で導通する。領域Ｐ２−Ｎ２間を電流が
流れるので、そのすぐ後に縦型サイリスタＰ２−Ｎ２−
Ｐ１−Ｎ１も導通する。そのトリガはアノード−ゲート
のトリガになぞらえることができる。（縦型サイリスタ
は横型サイリスタと並列に接続されており、その表面領
域は横型サイリスタよりずっと大きく、導通状態におけ
るその抵抗はずっと低いという事実のために）縦型サイ
リスタが導通したとたんに、横型サイリスタはオフにな
り、そこを通って流れる電流はその保持電流よりも低く
なる。
は、等価である図５（Ｂ）の層の図を参照して、または
等価である図５（Ｃ）の回路図を参照して説明される。
横型サイリスタＰ２−Ｎ２−Ｐ３−Ｎ３および縦型サイ
リスタＰ２−Ｎ２−Ｐ１−Ｎ１は、共通のアノード層と
アノード−ゲート層とを有する。それらのカソードＮ３
およびＮ１は相互接続される。したがって、端子Ａと端
子Ｋとの間の電圧が正であり、信号が端子Ｇに与えられ
ると、横型サイリスタＰ２−Ｎ２−Ｐ３−Ｎ３は端子Ａ
と端子Ｋとの間で導通する。領域Ｐ２−Ｎ２間を電流が
流れるので、そのすぐ後に縦型サイリスタＰ２−Ｎ２−
Ｐ１−Ｎ１も導通する。そのトリガはアノード−ゲート
のトリガになぞらえることができる。（縦型サイリスタ
は横型サイリスタと並列に接続されており、その表面領
域は横型サイリスタよりずっと大きく、導通状態におけ
るその抵抗はずっと低いという事実のために）縦型サイ
リスタが導通したとたんに、横型サイリスタはオフにな
り、そこを通って流れる電流はその保持電流よりも低く
なる。
【００３６】簡潔に言えば、端子Ａ、ＫおよびＧ（ｇ）
から見た全体的な構造は、カソード−ゲートサイリスタ
として動作し、その中ではカソード電圧に対して正であ
るゲート電圧を与えることよってトリガが得られる。こ
の構造の利点は、それによりヒートシンクにカソードを
装着できるようになるという事実に加えて、スイッチオ
ンパラメータすなわちゲート電流に対する感度は横型サ
イリスタｔｌに関連しており、スイッチオフパラメータ
または寄生トリガパラメータ（保持電流ＩＨおよびｄＶ
／ｄｔ感度）は縦型サイリスタＴＶの構造に関連してい
るということである。したがって、これらの様々なパラ
メータを独立させて最大限に活用することが可能であ
る。
から見た全体的な構造は、カソード−ゲートサイリスタ
として動作し、その中ではカソード電圧に対して正であ
るゲート電圧を与えることよってトリガが得られる。こ
の構造の利点は、それによりヒートシンクにカソードを
装着できるようになるという事実に加えて、スイッチオ
ンパラメータすなわちゲート電流に対する感度は横型サ
イリスタｔｌに関連しており、スイッチオフパラメータ
または寄生トリガパラメータ（保持電流ＩＨおよびｄＶ
／ｄｔ感度）は縦型サイリスタＴＶの構造に関連してい
るということである。したがって、これらの様々なパラ
メータを独立させて最大限に活用することが可能であ
る。
【００３７】図６（Ａ）で示される第２のモードでは、
端子ｇは端子Ｋに接続され、端子ｃは装置のゲート端子
Ｇを形成する。
端子ｇは端子Ｋに接続され、端子ｃは装置のゲート端子
Ｇを形成する。
【００３８】この第２の接続モードにおける装置の動作
は、等価である図６（Ｂ）の層の図または等価である図
６（Ｃ）の回路図を参照して説明される。横型サイリス
タＰ２−Ｎ２−Ｐ３−Ｎ３および縦型サイリスタＰ２−
Ｎ２−Ｐ１−Ｎ１は共通のアノード層Ｐ３および共通の
アノード−ゲート層を有する。横型サイリスタのカソー
ド−ゲート層は縦型サイリスタのカソードＫに接続され
る。横型サイリスタｔｌは、そのアノードＰ２がカソー
ドＮ３に対し正であり、端子Ｇ（またはｃ）の電圧が端
子Ｋの電圧に対し負である場合にトリガする。その後上
述のように、縦型サイリスタＴＶがトリガし、横型サイ
リスタｔｌはオフになる。
は、等価である図６（Ｂ）の層の図または等価である図
６（Ｃ）の回路図を参照して説明される。横型サイリス
タＰ２−Ｎ２−Ｐ３−Ｎ３および縦型サイリスタＰ２−
Ｎ２−Ｐ１−Ｎ１は共通のアノード層Ｐ３および共通の
アノード−ゲート層を有する。横型サイリスタのカソー
ド−ゲート層は縦型サイリスタのカソードＫに接続され
る。横型サイリスタｔｌは、そのアノードＰ２がカソー
ドＮ３に対し正であり、端子Ｇ（またはｃ）の電圧が端
子Ｋの電圧に対し負である場合にトリガする。その後上
述のように、縦型サイリスタＴＶがトリガし、横型サイ
リスタｔｌはオフになる。
【００３９】したがって、カソード−ゲートサイリスタ
として動作する構造がここでも提供されるが、このよう
な構造ではトリガはゲートがカソードに対して負である
場合に起こる。加えて上述されたように、スイッチオン
パラメータはスイッチオフパラメータおよび寄生トリガ
パラメータから分離される。
として動作する構造がここでも提供されるが、このよう
な構造ではトリガはゲートがカソードに対して負である
場合に起こる。加えて上述されたように、スイッチオン
パラメータはスイッチオフパラメータおよび寄生トリガ
パラメータから分離される。
【００４０】実際には、この発明による装置は様々な方
法で製造でき、より特定的には端子ｇまたはｃとカソー
ド端子（裏側表面領域）との間の接続を考慮して製造さ
れ得る。
法で製造でき、より特定的には端子ｇまたはｃとカソー
ド端子（裏側表面領域）との間の接続を考慮して製造さ
れ得る。
【００４１】図４の装置はケーシングの中に配設でき、
４つの端子Ａ、Ｋ、ｇおよびｃはアクセス可能であり、
ユーザは外部で端子Ｋに端子ｇを接続するか端子ｃを接
続するかを選択できる。この解決策が有利なのは、適切
でない接続が行なわれた場合、回路が損傷するまたは破
壊されるおそれがないからである。単純に言えば、ユー
ザが正のゲート電圧を端子ｇと端子Ｋとの接続に与えた
場合、または負の電圧を端子ｃと端子Ｋとの接続に与え
た場合、部品は動作せず、これは制御電圧の極性を変え
るまたは接続を反転させるのに十分である。
４つの端子Ａ、Ｋ、ｇおよびｃはアクセス可能であり、
ユーザは外部で端子Ｋに端子ｇを接続するか端子ｃを接
続するかを選択できる。この解決策が有利なのは、適切
でない接続が行なわれた場合、回路が損傷するまたは破
壊されるおそれがないからである。単純に言えば、ユー
ザが正のゲート電圧を端子ｇと端子Ｋとの接続に与えた
場合、または負の電圧を端子ｃと端子Ｋとの接続に与え
た場合、部品は動作せず、これは制御電圧の極性を変え
るまたは接続を反転させるのに十分である。
【００４２】接続はアルミニウムのワイヤのような金属
導体によってケーシングの内側に行なうことができる。
導体によってケーシングの内側に行なうことができる。
【００４３】接続は図７および図８で示されるように集
積化された態様で行なうことができる。
積化された態様で行なうことができる。
【００４４】図７は図５（Ａ）の回路の集積化された実
施例に対応する。この実施例では、横型サイリスタｔｌ
のカソード金属被膜Ｃは、裏側表面層Ｐ１に接触するＰ
型横方向拡散（２−３）に接触するように延びる。この
実施例では、金属被膜Ｃは外部端子に接続されてはいな
い。
施例に対応する。この実施例では、横型サイリスタｔｌ
のカソード金属被膜Ｃは、裏側表面層Ｐ１に接触するＰ
型横方向拡散（２−３）に接触するように延びる。この
実施例では、金属被膜Ｃは外部端子に接続されてはいな
い。
【００４５】図８は、図６（Ａ）の回路の集積化された
実施例に対応する。この実施例では、領域Ｐ３は、表側
表面から裏側表面領域へ延びる周囲拡散２−３に接触す
るよう延び、金属被膜Ｃはこの発明によるサイリスタ制
御端子Ｇに対応する。
実施例に対応する。この実施例では、領域Ｐ３は、表側
表面から裏側表面領域へ延びる周囲拡散２−３に接触す
るよう延び、金属被膜Ｃはこの発明によるサイリスタ制
御端子Ｇに対応する。
【００４６】もちろん、図４、図５（Ａ）、図６
（Ａ）、図７および図８の様々な断面図は例示としての
み表わされており、実際には金属被膜ｃ、ｇ、Ｃ、Ｇお
よびＡは必ずしも切断面に沿って整列させられる必要は
ない。
（Ａ）、図７および図８の様々な断面図は例示としての
み表わされており、実際には金属被膜ｃ、ｇ、Ｃ、Ｇお
よびＡは必ずしも切断面に沿って整列させられる必要は
ない。
【００４７】この発明によるサイリスタは単独で用いて
も上述の利点を提供できるが、好ましい応用は２または
それ以上のサイリスタを共通のカソードおよび共通のゲ
ートを有するように接続した回路である。共通のカソー
ドＫと共通のゲートＧとを有する２つのサイリスタＴ１
およびＴ２を含むそのような回路は、図９（Ａ）で示さ
れる。サイリスタのアノードはＡ１およびＡ２と表記さ
れる。この配列はたとえば、交流電圧がアノードＡ１と
Ａ２との間で与えられる、図９（Ｂ）で示されるものの
ような制御されたブリッジで用いられる。これらのアノ
ードはダイオードＤ１およびＤ２のそれぞれを介して第
１の直流電圧端子Ａに接続され、端子Ｋは第２の直流電
圧端子を形成する。図９（Ｂ）は単相回路を表わすが、
同様に脚を加えて三相回路を形成することも可能であ
る。
も上述の利点を提供できるが、好ましい応用は２または
それ以上のサイリスタを共通のカソードおよび共通のゲ
ートを有するように接続した回路である。共通のカソー
ドＫと共通のゲートＧとを有する２つのサイリスタＴ１
およびＴ２を含むそのような回路は、図９（Ａ）で示さ
れる。サイリスタのアノードはＡ１およびＡ２と表記さ
れる。この配列はたとえば、交流電圧がアノードＡ１と
Ａ２との間で与えられる、図９（Ｂ）で示されるものの
ような制御されたブリッジで用いられる。これらのアノ
ードはダイオードＤ１およびＤ２のそれぞれを介して第
１の直流電圧端子Ａに接続され、端子Ｋは第２の直流電
圧端子を形成する。図９（Ｂ）は単相回路を表わすが、
同様に脚を加えて三相回路を形成することも可能であ
る。
【００４８】同一のヒートシンク上に装着された共通の
カソードを有するサイリスタＴ１およびＴ２を得るに
は、この発明による２つのサイリスタが並列に用いられ
得る。図１０で表わされるように、右手の部分および左
手の部分に図４の構造に類似の縦型サイリスタ構造Ｐ２
１−Ｎ２−Ｐ１−Ｎ１１およびＰ２２−Ｎ２−Ｐ１−Ｎ
１２のそれぞれが示され、中央部分に付加的な領域Ｎ３
およびＰ３が示される集積化された構造を製造すること
も可能である。端子Ｋには、制御を得ることが望まれて
いるゲート電圧が負であるか正であるかに応じて端子ｃ
または端子ｇが接続され得る。したがって、制御電圧が
与えられると、カソードに対し正であるアノードを有す
るサイリスタＴ１またはＴ２のいずれか１つが導通す
る。
カソードを有するサイリスタＴ１およびＴ２を得るに
は、この発明による２つのサイリスタが並列に用いられ
得る。図１０で表わされるように、右手の部分および左
手の部分に図４の構造に類似の縦型サイリスタ構造Ｐ２
１−Ｎ２−Ｐ１−Ｎ１１およびＰ２２−Ｎ２−Ｐ１−Ｎ
１２のそれぞれが示され、中央部分に付加的な領域Ｎ３
およびＰ３が示される集積化された構造を製造すること
も可能である。端子Ｋには、制御を得ることが望まれて
いるゲート電圧が負であるか正であるかに応じて端子ｃ
または端子ｇが接続され得る。したがって、制御電圧が
与えられると、カソードに対し正であるアノードを有す
るサイリスタＴ１またはＴ２のいずれか１つが導通す
る。
【００４９】当業者は、図４、図５（Ａ）、図６
（Ａ）、図７、図８および図１０の構造の各々に対して
層のレイアウトと適切なドーピングレベルとを従来の設
計法を用いて選択することができるだろう。例として
は、様々な層におけるドーピングレベルは以下のような
ものであり得る。
（Ａ）、図７、図８および図１０の構造の各々に対して
層のレイアウトと適切なドーピングレベルとを従来の設
計法を用いて選択することができるだろう。例として
は、様々な層におけるドーピングレベルは以下のような
ものであり得る。
【００５０】 層Ｎ２：５ｘ１０13−１０15ａｔｏｍｓ／ｃｍ3 層Ｐ１、領域Ｐ２およびＰ３：１０17−１０19ａｔｏｍ
ｓ／ｃｍ3 領域Ｎ１およびＮ３：１０20−１０21ａｔｏｍｓ／ｃｍ
3 製造はこのようにして簡略化されても、層ならびに領域
Ｐ１、Ｐ２およびＰ３のドーピングレベルは同一である
必要はなく、サイリスタの何らかの特性を最大限に活用
するために異なった値が選択できる。
ｓ／ｃｍ3 領域Ｎ１およびＮ３：１０20−１０21ａｔｏｍｓ／ｃｍ
3 製造はこのようにして簡略化されても、層ならびに領域
Ｐ１、Ｐ２およびＰ３のドーピングレベルは同一である
必要はなく、サイリスタの何らかの特性を最大限に活用
するために異なった値が選択できる。
【００５１】上述の説明では、この発明による構造は、
拡散または注入によってほかの層または領域が中に形成
された厚いＮ型基板（数百マイクロメートル）から形成
されるものとして表わされてきた。しかしながら、既知
のサイリスタ製造工程のいかなるものをも用いることが
できる。たとえば、層Ｎ２が上にエピタキシャル成長す
る領域Ｐ１に対応する、Ｐ型基板から始めることも可能
である。
拡散または注入によってほかの層または領域が中に形成
された厚いＮ型基板（数百マイクロメートル）から形成
されるものとして表わされてきた。しかしながら、既知
のサイリスタ製造工程のいかなるものをも用いることが
できる。たとえば、層Ｎ２が上にエピタキシャル成長す
る領域Ｐ１に対応する、Ｐ型基板から始めることも可能
である。
【００５２】加えて、すべての図面において、ウェル型
サイリスタ構造が表わされている。この発明はたとえ
ば、メサ構造またはプレーナ構造などのほかのサイリス
タ構造にも適用される。
サイリスタ構造が表わされている。この発明はたとえ
ば、メサ構造またはプレーナ構造などのほかのサイリス
タ構造にも適用される。
【００５３】このようにして、この発明のある特定の一
実施例を説明してきたが、当業者には様々な代替物、変
形および改良が容易に思い浮かぶであろう。そのような
代替物、変形および改良はこの開示の一部として意図さ
れており、この発明の精神および範囲の中にあるものと
して意図される。したがって、前述の説明は例としての
みのものであり、制限するものとしては意図されていな
い。この発明は、前掲の特許請求の範囲およびそれに等
価なものにおいて規定されるものとしてのみ制限され
る。
実施例を説明してきたが、当業者には様々な代替物、変
形および改良が容易に思い浮かぶであろう。そのような
代替物、変形および改良はこの開示の一部として意図さ
れており、この発明の精神および範囲の中にあるものと
して意図される。したがって、前述の説明は例としての
みのものであり、制限するものとしては意図されていな
い。この発明は、前掲の特許請求の範囲およびそれに等
価なものにおいて規定されるものとしてのみ制限され
る。
【図１】先行技術と直面されている問題点とを表わす図
である。
である。
【図２】先行技術と直面されている問題点とを表わす図
である。
である。
【図３】先行技術と直面されている問題点とを表わす図
である。
である。
【図４】この発明によるサイリスタの断面図である。
【図５】この発明によるサイリスタを示す図であって、
（Ａ）はサイリスタの第１の接続モードを表わし、
（Ｂ）および（Ｃ）は（Ａ）に等価な図である。
（Ａ）はサイリスタの第１の接続モードを表わし、
（Ｂ）および（Ｃ）は（Ａ）に等価な図である。
【図６】この発明によるサイリスタを示す図であって、
（Ａ）はサイリスタの第２の接続モードを表わし、
（Ｂ）および（Ｃ）は（Ａ）に等価な図である。
（Ａ）はサイリスタの第２の接続モードを表わし、
（Ｂ）および（Ｃ）は（Ａ）に等価な図である。
【図７】図５（Ａ）のサイリスタの例示的実施例を表わ
す図である。
す図である。
【図８】図６（Ａ）のサイリスタの例示的実施例を示す
図である。
図である。
【図９】（Ａ）および（Ｂ）は例示的サイリスタの回路
を示す図である。
を示す図である。
【図１０】共通のカソードを有し、カソード−ゲートに
より制御される、２つの並列のサイリスタのアセンブリ
のこの発明による実施例を示す図である。
より制御される、２つの並列のサイリスタのアセンブリ
のこの発明による実施例を示す図である。
Ｋ カソード金属被膜 ＴＶ 縦型サイリスタ ｃ カソード領域 ｇ カソード−ゲート領域 ｔｌ 横型サイリスタ
Claims (8)
- 【請求項１】 表側表面と裏側表面とを有するサイリス
タであって、 表側表面に局所的アノード領域（Ｐ２）を含み、かつ裏
側表面にその裏側表面全体を実質的に被覆するカソード
金属被膜（Ｋ）を含む縦型サイリスタ（ＴＶ）と、 表側表面の側に形成される横型サイリスタ（ｔｌ）と、 横型サイリスタのカソード領域（ｃ）またはカソード−
ゲート領域（ｇ）に対応するサイリスタゲートとを備
え、前記横型サイリスタ（ｔｌ）のカソード−ゲート領
域（ｇ）またはカソード領域（ｃ）のそれぞれは前記縦
型サイリスタ（ＴＶ）のカソードに接続される、サイリ
スタ。 - 【請求項２】 表側表面および裏側表面を有するＮ型基
板（Ｎ２）と、 表側表面に、アノード金属被膜で被覆されたＰ型アノー
ド領域（Ｐ２）と、 裏側表面に、Ｎ型カソード領域（Ｎ１）が中に形成され
たＰ型層（Ｐ１）とを含み、前記裏側表面はカソード金
属被膜で被覆され、上の層および領域のアセンブリは縦
型サイリスタ（ＴＶ）を形成し、さらに基板の表側表面
の側に、Ｎ型領域（Ｎ３）が中に形成されたＰ型ウェル
（Ｐ３）を含み、前記ウェルおよび領域は基板（Ｎ２）
およびアノード領域（Ｐ２）とともに横型サイリスタ
（ｔｌ）を形成し、さらに前記ウェルまたは前記領域に
電気的に接続されるゲート端子（Ｇ）と、 カソードと前記領域または前記ウェルのそれぞれとの間
の電気的接続とを含む、サイリスタ。 - 【請求項３】 縦型サイリスタ（ＴＶ）の前記カソード
領域（Ｎ１）は、エミッタ短絡を提供されており、横型
サイリスタのカソード領域（Ｎ３）にはエミッタ短絡が
ない、請求項１または２に記載のサイリスタ。 - 【請求項４】 上部表面から下部表面に延びるＰ型周辺
領域（２、３）を含む、請求項１ないし３のいずれかに
記載のサイリスタ。 - 【請求項５】 横型サイリスタのカソード−ゲート領域
（Ｐ３）とカソード金属被膜との間の接続を含み、前記
接続は前記ゲート領域（Ｐ３）と前記周辺領域との間の
連続的領域により形成される、請求項４に記載のサイリ
スタ。 - 【請求項６】 横型サイリスタのカソード領域（Ｎ３）
とカソード金属被膜との間の接続を含み、前記接続は横
型サイリスタのカソードと前記周辺領域の上部表面とを
橋絡する金属被膜によりなされる、請求項４に記載のサ
イリスタ。 - 【請求項７】 共通のゲートと共通のカソードとを有す
るサイリスタのアセンブリであって、前記アセンブリは
請求項１ないし６のいずれかのサイリスタを並列に接続
して構成されており、前記サイリスタのカソードは同一
のヒートシンク上に装着される、サイリスタのアセンブ
リ。 - 【請求項８】 共通のゲートと共通のカソードとを有す
るサイリスタのモノリシックアセンブリであって、請求
項１ないし６のいずれかに記載のいくつかの縦型サイリ
スタが同一基板に並列に組立てられ、さらに各縦型サイ
リスタのアノード−ゲート領域およびアノード領域によ
り延ばされる横型サイリスタの付加的な共通のカソード
−ゲート領域および付加的な共通のカソード領域を含
む、サイリスタのモノリシックアセンブリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9213340A FR2697674B1 (fr) | 1992-10-29 | 1992-10-29 | Thyristor et assemblage de thyristors à cathode commune. |
| FR9213340 | 1992-10-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204462A true JPH06204462A (ja) | 1994-07-22 |
| JP3635098B2 JP3635098B2 (ja) | 2005-03-30 |
Family
ID=9435267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27084193A Expired - Fee Related JP3635098B2 (ja) | 1992-10-29 | 1993-10-28 | サイリスタおよびそのアセンブリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5365086A (ja) |
| EP (1) | EP0599739B1 (ja) |
| JP (1) | JP3635098B2 (ja) |
| DE (1) | DE69327388T2 (ja) |
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