Claims (3)
이동 통신 교환기 내에서 마스터 프로세서와 노드간의 정합 기능을 향상시켜 주는 장치에 있어서, 시스템의 동작에 필요하며 시스템의 초기화를 위한 클럭 및 리셋 회로(11)와 프로그램과 데이터 저장을 위한 ROM)13) 및 SRAM(14)로 구성되어 실제 운용 프로그램 및 제어 기능을 수행하는 데어터 처리 기능을 수행하기 위해 마이크로 프로세서(CPU, 12) 및 주변 회로부(1)와, 각 디바이스들을 악세스하기 위해 CPU(12)나 VME 버스의 어드레스 및 제어 신호들을 분석하여 해당 디바이스에 대한 선택회로를 생성하여 제공하는 어드레스 디코더부(2)와, CPU(12)로 요구하는 인터럽트 소스들에 대하여 레벨을 결정하여 CPU(12)로 공급하고 요구된 인터럽트에 대한 CPU(12)의 인식 신호를 분석하여 해당 인터럽트 소스에 인터럽트 인식 신호를 제공하는 인터럽트 핸들러부(3)와, 양 쪽에서 악세스 요구를 해오더라도 버퍼(42, 44)를 통하여 한 순간에 한 쪽에서만 악세스 가능하도록 버스 중재 기능을 갖는 공용 메모리 회로부(4)와, VME 버스를 통하여 정합되는 이동 통신 교환기의 마스터의 인터럽트 요구 기능을 갖는 VME 버스 인터럽트부(5)와, 프로세서와 노드간의 데이터를 송수신해 주는 노드 정합부(6)와, 상기한 노드 정합부(6)로부터 수신한 데이터를 일시적으로 보관해 놓는 DRAM(7)으로 구성되는 것을 특징으로 하는 프로세서-노드간 정합장치.A device for improving the matching function between a master processor and a node in a mobile communication switch, which is required for the operation of the system, and includes a clock and reset circuit 11 for initialization of the system and a ROM for program and data storage. A microprocessor (CPU) 12 and peripheral circuitry 1 for performing data processing functions configured as an SRAM 14 to perform actual operating programs and control functions, and a CPU 12 or VME for accessing respective devices. The address decoder 2 analyzes the address and control signals of the bus and generates a selection circuit for the corresponding device, and determines the level of the interrupt sources required by the CPU 12 and supplies them to the CPU 12. And an interrupt handler unit 3 which analyzes the recognition signal of the CPU 12 for the requested interrupt and provides an interrupt recognition signal to the corresponding interrupt source. The interrupt request of the master of the mobile communication exchange matched via the VME bus and the common memory circuit section 4 having a bus arbitration function so that only one side can be accessed at a time through the buffers 42 and 44 even if the access request is made by the side. A VME bus interrupt section 5 having a function, a node matching section 6 for transmitting and receiving data between a processor and a node, and a DRAM 7 temporarily storing data received from the node matching section 6 described above. Processor-node matching device, characterized in that consisting of.
제1항에 있어서, 상기한 노드 정합부(6)는 노드로의 메시지를 송신하는 송신 FIFO(63)와, 노드로부터의 메시지를 수신하는 수신 FIFO(64)와, 프레임 데이터를 송수신하는 프레임 FIFO(68)와, 송수신 데이터의 완충 기능을 수행하는 버퍼(61)와, 노드와의 접속을 담당하는 RS-422 정합부(67)와, FPGA로 이루어져 노드를 통해 들어오는 직렬 데이터를 수신하여 리얼 데이터만을 추출하여 소정의 비트로 이루어진 병렬 데이터로 변환하거나 송신할 병렬 데이터를 직렬 데이터로 변환하는 HDLC(High Level Data Link Control, 69)로 구성되는 것을 특징으로 하는 프로세서-노드간 정합 장치.2. The node matching section (6) according to claim 1, wherein the node matching section (6) includes a transmission FIFO (63) for transmitting a message to a node, a reception FIFO (64) for receiving a message from a node, and a frame FIFO for transmitting and receiving frame data. 68, a buffer 61 for buffering transmission / reception data, an RS-422 matching unit 67 for connection with a node, and an FPGA to receive serial data coming through the node to receive real data. And a high level data link control (HDLC) for extracting only the converted data into parallel data consisting of predetermined bits or converting parallel data to be transmitted into serial data.
제1항에 있어서, 상기한 CPU(12)는 노드로의 데이터 송수신을 주관하는 것으로, 노드 정합부(6)를 통해 수신된 데이터가 수신 FIFO(64)에 쌓여 있으면 이를 읽어내어 DRAM(7)에 임시 저장한 뒤 VME 버스를 통해 정합되는 이동 통신 교환기 마스터가 읽어가서 데이터를 처리할 수 있도록 공용 메모리 회로부(4)에써 놓고, 반대로 노드로 전송할 데이터를 이동 통신 교환기 마스터가 VME 버스를 통해 공용 메모리 회로부(4)에 써 놓으면 CPU(12)는 이를 읽어내어 DRAM(7)에 임시 저장한 후 프로세서 및 노드 정합부(6)가 읽어가서 데이터 처리하여 노드로 전송할 수 있도록 송신 FIFO(63)에 써 놓는 과정을 수행하는 것을 특징으로 하는 프로세서-노드간 정합 장치.2. The CPU of claim 1, wherein the CPU 12 controls data transmission and reception to a node. If the data received through the node matching unit 6 is accumulated in the reception FIFO 64, the CPU 12 reads the data. In the common memory circuit section 4, the mobile communication exchange master, which is temporarily stored in the memory and stored on the VME bus, can be read and processed by the mobile communication exchange master. When written to the circuit section 4, the CPU 12 reads it and temporarily stores it in the DRAM 7, and then writes it to the transmission FIFO 63 so that the processor and node matching section 6 reads it, processes the data, and sends it to the node. Processor-to-node matching device, characterized in that for performing the placing process.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.