KR920005619Y1 - Loop controller for cash dispenser of banking system - Google Patents

Loop controller for cash dispenser of banking system Download PDF

Info

Publication number
KR920005619Y1
KR920005619Y1 KR2019900002282U KR900002282U KR920005619Y1 KR 920005619 Y1 KR920005619 Y1 KR 920005619Y1 KR 2019900002282 U KR2019900002282 U KR 2019900002282U KR 900002282 U KR900002282 U KR 900002282U KR 920005619 Y1 KR920005619 Y1 KR 920005619Y1
Authority
KR
South Korea
Prior art keywords
controller
data
buffer
slot
ccu
Prior art date
Application number
KR2019900002282U
Other languages
Korean (ko)
Other versions
KR910015834U (en
Inventor
유상열
Original Assignee
주식회사 금성사
한태희
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 금성사, 한태희 filed Critical 주식회사 금성사
Priority to KR2019900002282U priority Critical patent/KR920005619Y1/en
Publication of KR910015834U publication Critical patent/KR910015834U/en
Application granted granted Critical
Publication of KR920005619Y1 publication Critical patent/KR920005619Y1/en

Links

Classifications

    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F19/00—Complete banking systems; Coded card-freed arrangements adapted for dispensing or receiving monies or the like and posting such transactions to existing accounts, e.g. automatic teller machines
    • G07F19/20—Automatic teller machines [ATMs]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q40/00—Finance; Insurance; Tax strategies; Processing of corporate or income taxes
    • G06Q40/02—Banking, e.g. interest calculation or account maintenance

Landscapes

  • Business, Economics & Management (AREA)
  • Accounting & Taxation (AREA)
  • Finance (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Development Economics (AREA)
  • Economics (AREA)
  • Marketing (AREA)
  • Strategic Management (AREA)
  • Technology Law (AREA)
  • General Business, Economics & Management (AREA)
  • Theoretical Computer Science (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Computer And Data Communications (AREA)

Abstract

내용 없음.No content.

Description

뱅킹시스템에서 현금자동지급기의 루프콘트롤러Loop Controller of ATM Machine in Banking System

제1도는 본 고안에 의한 현금자동지급기 루프콘트롤러(Cash Dispenser Loop Controller ; CDLC)의 참고도.1 is a reference diagram of a cash dispenser loop controller (CDLC) according to the present invention.

제2도는 본 고안의 CDLC의 공용메모리측에서 데이타기입처리등을 나타내는 타이밍 챠트.2 is a timing chart showing data write processing and the like on the common memory side of the CDLC of the present invention.

제3도는 본 고안의 CDLC 공용메모리에서 데이타 독출처리등을 나타내는 타이밍 챠트.3 is a timing chart showing data read processing and the like in the CDLC shared memory of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : CDLC 11 : 입출력장치1: CDLC 11: I / O device

12 : 드라이버 13 : TRC12: driver 13: TRC

14 : 콘트롤러 15 : 콘트롤게이트14: controller 15: control gate

16 : 데이타버퍼 17 : CPU16: data buffer 17: CPU

18 : 롬 19 : 어드레스버퍼18: ROM 19: Address buffer

20 : 공용메모리 21 : 버퍼20: common memory 21: buffer

22 : LED 표시판 23 : 버퍼22: LED display plate 23: buffer

24 : 딥스위치 26 : CCU24: Dip switch 26: CCU

본 고안은 현금자동지급기(CD : Cash Dispenser)와 은행의 호스트 컴퓨터 상호간의 데이타 통신 회로망시스템과 관련된 것으로서, 이는 특히 상기 데이타 통신회로망이 현금자동지급기나 PC 등을 호환성있게 연결사용가능케 하면서도 하나의 메모리를 공유하여 DMA 방식으로 그 상호통신이 이뤼질 수 있도록한 현금자동지급기의 루프콘트롤러에 관한 것이다.The present invention relates to a data communication network system between a cash dispenser (CD) and a host computer of a bank, which is a memory that allows the data communication network to be used with a cash dispenser or a PC. The present invention relates to a loop controller of an automatic teller machine that shares the information with each other and enables the intercommunication to be achieved in a DMA manner.

현금자동지급기와 은행의 호스트 컴퓨터간에는 데이타 통신회로망을 통하여 고객에게 현금자동인출작업을 행할수 있도록 되어 있으며, 상기 현금자동지급기에는 상기 호스트 컴퓨터와의 데이타 통신을 위한 통신회로망이 연결되어지는 것이 보통이다.Automatic withdrawals can be made to customers between the ATM and the bank's host computer through a data communication network, and the ATM is usually connected with a communication network for data communication with the host computer. .

그러나, 종래의 이러한 시스템에선 상기 CD와 호스트 컴퓨터간에는 통신처리를 행할 수는 있지만 그 CD의 통신회로망으로 PC등을 이용 연결하여 사용하는데 문제가 있으므로 바람직한 것이 못되었다.However, in such a conventional system, although communication processing can be performed between the CD and the host computer, it is not preferable because there is a problem in using a PC or the like as the communication network of the CD.

또, 상기 시스템에선 두개의 시스템 CPU가 하나의 메모리를 공유하여 사용하는 DMA 통신처리방식을 취하고 있지 않아 이에따른 시스템 사용의 효율성을 증가시키는데의 문제점이 있었다.In addition, in the above system, since two system CPUs do not adopt a DMA communication processing method in which one memory is shared, there is a problem of increasing the efficiency of system use.

본 고안의 목적은 종래의 상기와 같은 문제점을 개선하고져 안출한 것이다.An object of the present invention is to solve the problems as described above.

본 고안은 특히 상기예의 목적실현을 위하여는 호스틀 컴퓨터등에서 모뎀을 통하여 송수신데이타를 입출하는 입출력장치와, 이 입출력 장치에서 드라이버를 거쳐 연결된 TRC 및, 이 TRC에서 입력된 데이타를 CPU로 통지하는 콘트롤러와, 이 CPU에 연결되어 루프콘트롤 HLDC 프로그램을 구비시킨 롬 및 어드레스버퍼와, 상기 콘트롤러에 데이타 버퍼를 거쳐 연결된 공통메모리와, 상기 콘트롤러에 연결된 콘트롤게이트로 부터 CCU와 접속되는 XT 스롯이 이어지며, 상기 어드레스 버퍼와 공통메모리도 상기 XT 스롯으로 이어져 있고, 상기 콘트롤러와 CPU와 이어진 사이에서 다시 버퍼를 거친 LED 표시판과 버퍼를 거친 딥스위치가 이어진 구성을 그 특징으로 하는 것이다.In particular, the present invention provides an input / output device for inputting / receiving data through a modem in a host computer, a TRC connected via a driver in the input / output device, and a controller for notifying the CPU of data input from the TRC. And a ROM and an address buffer connected to the CPU and equipped with a loop control HLDC program, a common memory connected to the controller via a data buffer, and an XT slot connected to the CCU from a control gate connected to the controller. The address buffer and the common memory are also connected to the XT slot, and the LED display panel, which is buffered again between the controller and the CPU, is connected to the dip switch via the buffer.

이하에서 이를 좀 더 상세히 설명하면 다음과 같다.This will be described in more detail below.

즉, 제1도에서 본 고안에 의한 CDLC(Cash Dispenser Loop Control1er(1))보드의 회로블럭도를 나타내었다.That is, Figure 1 shows a circuit block diagram of a CDLC (Cash Dispenser Loop Control 1er) board according to the present invention.

여기서는 호스트측으로 통신회로망으로 이어진 입출력장치(11)에는 드라이버(12) 및 TRC(13)를 거쳐 콘트롤러(14)가 이어져 있으며, 이 콘트롤러(14)는 다시 CPU(17), 롬(18), 어드레스버퍼(19) 및 버퍼(21, 23)와 각기 버스로 이어져 있고, 상기 버퍼(21)에는 LED 표시판(22) 이, 버퍼 23에는 딥스위치(24)가 각기 이어지며, 상기 콘트롤러(14)에는 다시 XT 스롯(25)과 이어진 공통메모리(20)와의 사이에 데이타버퍼(16)가 구비되어져있고, XT 스롯(25)과 콘트롤러(14)와의 사이에는 다시 콘트롤게이트(15)가 이어져 있으며, 상기 XT 스롯(25)에는 CD용 CCU(26)가 연결되어져 있다.Here, the controller 14 is connected to the input / output device 11 connected to the communication network to the host side via the driver 12 and the TRC 13, and the controller 14 is again connected to the CPU 17, the ROM 18, and the address. The buffer 19 and the buffers 21 and 23 are connected to the bus, respectively, and the LEDs 22 are connected to the buffer 21, and the dip switch 24 is connected to the buffer 23, respectively. In addition, the data buffer 16 is provided between the XT slot 25 and the common memory 20 connected thereto, and the control gate 15 is connected again between the XT slot 25 and the controller 14. The CD CCU 26 is connected to the XT slot 25.

또, 상기 롬(18)은 일예로 IC 번호가 2764이고, CPU(17)는 8032, TRC(13)는 1935, 드라이버(12)는 2001, 입출력장치(11)는 RS232C. 어드레스버퍼(19) 74374, 데이타버퍼(16) 74245, 공통메모리(20) 62CG4-12, XT 스롯(25) 8088로 적용하였다.For example, the ROM 18 has an IC number of 2764, the CPU 17 is 8032, the TRC 13 is 1935, the driver 12 is 2001, and the input / output device 11 is RS232C. The address buffer 19, 74374, data buffer 16, 74245, common memory 20, 62CG4-12, and XT slot 25, 8088.

또, CD용 CCU(26)에는 CPU(일예로, 8088), 512K 메모리, DMA 캐스케이드 모드등을 포함한 구성으로 되어있다.In addition, the CD CCU 26 has a configuration including a CPU (for example, 8088), a 512K memory, a DMA cascade mode, and the like.

이러한 구성의 본 고안은 그 작용 및 효과가 다음과 같다.The present invention of such a configuration is as follows.

우선 CDLC(1)측의 롬(18)에는 호스트측과 통신을 하기 위한 루프콘트롤 HDLC 프로그램이 구비되어 있어 처음 이 시스템이 부팅(Booting) 되면서 CPU(17)는 이 롬(18)의 프로그램을 로드(Load)하여 시스템 각부를 초기화하고, TRC(13)로 입력된 데이타가 있는지 여부를 기다린다.First, the ROM 18 on the CDLC 1 side is provided with a loop control HDLC program for communicating with the host side. As the system boots for the first time, the CPU 17 loads the program on the ROM 18. (Load) initializes each part of the system, and waits whether there is data input to TRC (13).

호스트측에서 데이타송신이 있으면 콘트롤러(14)는 TRC(13)를 통해 입력된 8비트 데이타를 받아들여 CPU(17)측에게 입력된 데이타가 있음을 통지하고 CPU(17)는 즉각적으로 콘트롤게이트(15)를 거쳐 XT스롯(25)을 통해 DMA 요청을 CCU(26)로 통지한다.When there is data transmission from the host side, the controller 14 accepts 8-bit data input through the TRC 13 and notifies the CPU 17 that there is input data, and the CPU 17 immediately controls the control gate ( 15) to notify the CCU 26 of the DMA request via the XT slot 25.

상기 CDLC(1)보드로 부터 DMA 요청통지를 받은 CCU(26)는 DMA 캐스케이드 모드로 부터 세팅되어져 있으므로 DMA 승인신호를 보낸후 자신의 CPU를 홀드(HOLD)시켜 COLC(1)가 공통메모리(20) 버스를 장악시키면 COLC(1)는 공통메모리(20)에 소정데이타를 기입한다. 반대로, CCU(26)로부터 데이타송신요구가 있으면 인터럽트를 받아들여 CDLC(1)가 콘트롤러(14)를 통해 DMA 요청신호를 보내게 되고 CDLC(1)는 공통메모리(20)에서 데이타를 읽어들인다.Since the CCU 26 that received the DMA request notification from the CDLC 1 board is set in the DMA cascade mode, the CCU 26 holds its CPU after sending a DMA acknowledgment signal and the COLC 1 holds the common memory 20. When the bus is secured, the COLC 1 writes predetermined data into the common memory 20. On the contrary, if there is a data transmission request from the CCU 26, the CDLC 1 sends an DMA request signal through the controller 14, and the CDLC 1 reads data from the common memory 20.

상기 데이타는 다시 롬(18)프로그램으로 제어되어 TRC(13)와 드라이버(12), 입출력장치(11)를 각기 거쳐 호스트측으로 보내게 되는 것The data is again controlled by the ROM 18 program and sent to the host through the TRC 13, the driver 12, and the input / output device 11, respectively.

이때, LED 표시판(22)은 자기진단용 표시판이고, 딥스위치(24)는 사용자가 CDLC(1)에 특정동작을 요구할시에 세팅하는 스위치이다.At this time, the LED display panel 22 is a self-diagnostic display panel, and the dip switch 24 is a switch which is set when the user requests the CDLC 1 for a specific operation.

한편, 상기 CDLC(1)와 CCU(26)간 및 외부장치와의 DMA 처리 타이밍챠트는 제2도 및 3도와 같이 나타내었다.On the other hand, the DMA processing timing charts between the CDLC 1 and the CCU 26 and the external device are shown in Figs.

여기서는 제2도가 CDLC(1)로 부터 공통메모리(20)측으로 DMA 라이트 시이고, 이는 CPU(17)가 공통메모리(20)에 TRC(13)측에서 입력된 데이타를 쓰게되며, 이 데이타는 데이타버퍼(16)에 래치된후 INTB-P 신호를 받아 DMA 요청신호 DREQ-N을 내보낸다Here, FIG. 2 is a DMA write from the CDLC 1 to the common memory 20 side, which causes the CPU 17 to write data input from the TRC 13 side to the common memory 20, which is the data. After latching in the buffer 16, it receives the INTB-P signal and emits the DMA request signal DREQ-N.

이후 CCU(26)측에서 CPU는 DMA 승인신호인 DACK-N을 내보내고 자신의 CPU는 홀드시켜 CDLC(1)가 공통메모리(20)를 장악시키면 CDLC(1)는 공통메모리(20)에 소정데이타를 기입하는 신호 MWR-N을 내보낸다.Thereafter, the CPU sends out DACK-N, which is a DMA acknowledgment signal, and holds its CPU so that the CDLC 1 takes control of the common memory 20, and the CDLC 1 stores predetermined data in the common memory 20. Send signal MWR-N to write.

이후 데이타버스에는 유효데이타가 실려 공통메모리(20)측으로 기입되어지는 것이고 다시 DMA 리디신호 DMA RDY-N와 라이트크리어 신호 WR-FALG CLR-N 신호가 액티브되어진다.After that, valid data is loaded on the data bus to the common memory 20 side, and the DMA lead signal DMA RDY-N and the write screen signal WR-FALG CLR-N signal are activated again.

또, 공통메모리(20)에서 CDLC(1)를 통해 데이타 출력처리할때는 제3도와 같이 CPU(1)가 메모리리드신호인 MRM-N을 액티브시키고 DMA 요청신호 DREQ-N을 내보내며, 다시 CCU(26)에서 DMA 승인신호 DACK-N를 CPU(1)측으로 전달한다.When the data output processing is performed through the CDLC 1 in the common memory 20, the CPU 1 activates the memory lead signal MRM-N and emits the DMA request signal DREQ-N as shown in FIG. In step 26), the DMA acknowledgment signal DACK-N is transmitted to the CPU 1 side.

이러한 본 고안은 CD가 은행의 호스트측과 통신회로망으로 접속되어지는 시스템에서 상기 CD를 은행의 호스트측과 연결사용하면서 PC 등과도 직접 연결사용이 가능토록 되고, 그 메모리 처리수단은 공통메모리에 의한 DMA 방식으로 처리가능케 되어 이러한 시스템의 효율적이용을 기대하는 것이 가능한 유익한 특징이 있는것이다.The present invention allows a CD to be directly connected to a PC while using the CD with the bank's host side in a system where the CD is connected to the bank's host side through a communication network. It is advantageous in that it can be processed by the DMA method and it is possible to expect the efficient use of such a system.

Claims (1)

CD를 은행의 호스트측과 이어주는 CCU(26)를 구비시킨 것에 있어서, 상기 CCU(26)와 호스트측과의 사이에는 PC와 CD를 호환성있게 사용가능토록 라인으로부터 입출력장치(11), 드라이버(12), TRC(13), 콘트롤러(14)가 차례로 이어지고 상기 콘트롤러(14), XT 스롯(25)에 직결된 어드레스버퍼(19) 및 LED 표시판(22)의 버퍼(21)와 딥스위치(24)의 버퍼(24)가 공통으로 연결되어지며, 상기 콘트롤러(14)의 또다른 출력포트에는 XT스롯(25)과 이어진 공통메모리(20)과 연결된 데이타버퍼(16)와, XT스롯(25)에 직접 이어진 콘트롤게이트(15)가 연결되어있고, 상기 XT 스롯(25)은 CCU(26)와 연결되어진 관련구성을 특징으로 하는 뱅킹시스템에서 현금자동지급기의 루프콘트롤러.In the CCU 26 having a CD connected to the host side of the bank, the input / output device 11 and the driver 12 can be used between the CCU 26 and the host side so that the PC and the CD can be used interchangeably. ), The TRC 13, the controller 14, and then the controller 14 and the buffer 21 and the dip switch 24 of the LED display panel 22 directly connected to the XT slot 25. The buffer 24 of the controller 14 is connected in common, and another output port of the controller 14 is connected to the XT slot 25 and the data buffer 16 connected to the common memory 20 connected to the XT slot 25. A direct control gate 15 is connected, and the XT slot 25 is a loop controller of an ATM in a banking system characterized by an associated configuration connected with a CCU 26.
KR2019900002282U 1990-02-28 1990-02-28 Loop controller for cash dispenser of banking system KR920005619Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019900002282U KR920005619Y1 (en) 1990-02-28 1990-02-28 Loop controller for cash dispenser of banking system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019900002282U KR920005619Y1 (en) 1990-02-28 1990-02-28 Loop controller for cash dispenser of banking system

Publications (2)

Publication Number Publication Date
KR910015834U KR910015834U (en) 1991-09-25
KR920005619Y1 true KR920005619Y1 (en) 1992-08-17

Family

ID=19296340

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019900002282U KR920005619Y1 (en) 1990-02-28 1990-02-28 Loop controller for cash dispenser of banking system

Country Status (1)

Country Link
KR (1) KR920005619Y1 (en)

Also Published As

Publication number Publication date
KR910015834U (en) 1991-09-25

Similar Documents

Publication Publication Date Title
US5428799A (en) Redirection of interrupts to microprocessors
CA1179069A (en) Data transmission apparatus for a multiprocessor system
US5062059A (en) Apparatus and method for communication between host CPU and remote terminal
GB2235353A (en) Apparatus and protocol for local area network
US5475846A (en) Apparatus for processing PCMCIA interrupt requests
JPH11259383A (en) Ras information acquisition circuit and information processing system equipped with the same
KR920005619Y1 (en) Loop controller for cash dispenser of banking system
EP0270896A2 (en) Data link and method of transferring data for personal computer system
US7054975B2 (en) Interrupt generation in a bus system
US5146584A (en) Keyboard interface system allowing a synchronous keyboard to communicate with a host processor asynchronously by manipulating the keyboard clock's state
US4718003A (en) Method and apparatus for exchanging data between data processing units
US5307468A (en) Data processing system and method for controlling the latter as well as a CPU board
KR970002412B1 (en) Communication coprocessor board capable of using dma
KR0135894Y1 (en) Fifo using feedback method
KR970001288Y1 (en) A bankbook accounts cabinet termminal controller adopter
JPS59117619A (en) Data transfer processing device
KR20020049331A (en) Matching Apparatus between Peripheral Processor and Device Controller
KR960002466B1 (en) Communication board of bank terminal having direct connected modem
JPH01140276A (en) Portable recording medium processor
KR940005002Y1 (en) I/o device capable of 16-bit operating in rom bias
JP2734992B2 (en) Information processing device
JP2870200B2 (en) Data processing device
KR100210813B1 (en) Apparatus for resetting packet handler in full electronic switching system
KR100315189B1 (en) Apparatus for controll data bus in PABX
KR0157915B1 (en) Address processing apparatus of memory pc card controller

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 19961230

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee