KR100210813B1 - Apparatus for resetting packet handler in full electronic switching system - Google Patents
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Abstract
본 발명은 TDX-100 전전자 교환기에 있어서 디바이스 제어 보드가 병렬 버스 어드레스 라인을 이용하여 패킷 핸들러들을 리셋시키도록 하기에 적합한 전전자 교환기의 패킷 핸들러 리셋 장치에 관한 것으로서, 종래의 기술에 있어서는 하위 디바이스인 패킷 핸들러 보드가 여러 개일 경우 상위 디바이스 제어 보드에서 별도의 리셋 신호 라인이 보드 수 만큼 연결되어야 하기 때문에 복잡한 신호 라인이 구성되어야 하는 결점이 있었으나, 본 발명에서는 16비트의 로컬 버스를 통해 패킷 핸들러 보드(30,40)를 억세스하여 시스템 초기화 또는 하위 패킷 핸들러 보드(30,40)의 오동작시 해당 패킷 핸들러 보드가 리셋되도록 하는 방법을 사용함으로써 별도의 복잡한 리셋 신호 라인없이 하위 디바이스인 패킷 핸들러 보드를 리셋시킬 수 있도록 하므로 전체 장치가 간단해지게 되므로 상술한 결점을 개선시킬 수 있는 것이다.The present invention relates to an apparatus for resetting a packet handler of an electronic switch, which is suitable for causing a device control board to reset packet handlers using a parallel bus address line in a TDX-100 electronic switch. When there are multiple in-packet handler boards, there is a drawback that a complicated signal line must be configured because as many separate reset signal lines must be connected as the number of boards in the upper device control board. By accessing (30, 40) to reset the packet handler board in case of system initialization or malfunction of the lower packet handler board (30, 40), the packet handler board, which is the lower device, is reset without a separate complicated reset signal line. So that the entire device Since it will be simplified to improve the above drawbacks.
Description
본 발명은 전전자 교환기의 패킷 핸들러(packet handler) 리셋 장치에 관한 것으로서, 특히, TDX-100 전전자 교환기에 있어서 디바이스 제어 보드가 병렬 버스 어드레스 라인을 이용하여 패킷 핸들러들을 리셋시키도록 하기에 적합한 전전자 교환기의 패킷 핸들러 리셋 장치에 관한 것이다.The present invention relates to a packet handler reset device of an electronic switchboard, and more particularly, to a device control board in a TDX-100 electronic switchboard, suitable for causing the device control board to reset packet handlers using a parallel bus address line. It relates to a packet handler reset device of the electronic exchange.
이와 관련하여, 종래의 기술에 따른 디바이스 제어 보드가 하위 디바이스인 패킷 핸들러들을 리셋시키는 방법을 보면, 디바이스 제어 보드와 하위 패킷 핸들러들 간의 리셋 신호 라인이 별도로 존재하여 디바이스 제어 보드에서 하위 패킷 핸들러들을 리셋시키고자 할 경우 리셋 신호 라인을 액티브(active)시킴으로써 하위 패킷 핸들러가 리셋되도록 하였다.In this regard, when the device control board according to the related art resets the packet handlers that are the lower devices, there is a reset signal line between the device control board and the lower packet handlers to reset the lower packet handlers in the device control board. In order to do this, the lower packet handler is reset by activating the reset signal line.
그러나 이와 같은 종래의 기술에 있어서는 하위 디바이스인 패킷 핸들러 보드가 여러 개일 경우 상위 디바이스 제어 보드에서 별도의 리셋 신호 라인이 보드 수 만큼 연결되어야 하기 때문에 복잡한 신호 라인이 구성되어야 하는 결점이 있다.However, in the related art, when there are several packet handler boards as lower devices, a complicated reset signal line has to be formed since separate reset signal lines must be connected in the upper device control board.
본 발명은 이와 같은 종래 기술의 결점을 해결하기 위하여 안출한 것으로서, 어드레스 라인을 통해 특정 패킷 핸들러 보드를 억세스함으로써 해당 패킷 핸들러보드가 리셋되게 하는 방법을 사용함으로써 별도의 복잡한 리셋 신호 라인없이 하위 디바이스인 패킷 핸들러 보드를 리셋시킬 수 있도록 하는 전전자 교환기의 패킷 핸들러 리셋 장치를 제공하는 데 그 목적이 있다.The present invention has been made to solve the drawbacks of the prior art, by using a method that allows the packet handler board to be reset by accessing a specific packet handler board through an address line. It is an object of the present invention to provide a packet handler reset device of an electronic switchboard that enables the packet handler board to be reset.
이와 같은 목적을 달성하기 위한 본 발명은 패킷 블록(packet block)과, 상위 프로세서와, 타임 스위치를 포함하여 이루어지는 전전자 교환기에 있어서, 상술한 패킷 블록은 디바이스 제어 보드의 제어에 의해 타임 스위치를 통해 수신된 패킷 데이터를 처리하여 디바이스 제어 보드를 통해 타 패킷 핸들러 보드로 전송하거나 상위 프로세서에 호 접속 요구 및 호 절단 요구 등의 제어 패킷 등을 전송함으로써 패킷 링크(link)를 셋업하거나 절단하는 하위 16매의 패킷 핸들러 보드와, 상위 프로세서와의 통신을 통해 하위 16매의 패킷 핸들러 보드를 제어하며 패킷 핸들러 보드에서 처리된 패킷 데이터를 16매의 패킷 핸들러 보드 간에 상호 교환시키거나 16매의 패킷 핸들러 보드로부터 처리된 제어 데이터를 분석하여 상위 프로세서에 처리 요구 및 보고하는 디바이스 제어 보드를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a packet switch, an upper processor, and a time switch, wherein the switch includes the above-described packet block through a time switch under control of a device control board. The lower 16 sheets that set up or disconnect the packet link by processing the received packet data and transmitting it to another packet handler board through the device control board, or by transmitting control packets such as call connection request and call disconnection request to the upper processor. Control the lower 16 packet handler boards through communication with the packet handler board and the upper processor, and exchange the packet data processed by the packet handler board between the 16 packet handler boards or from the 16 packet handler boards. A device that analyzes the processed control data to request and report the processing to the upper processor. It characterized by comprising a device control board.
제1도는 본 발명에 따른 전전자 교환기의 패킷 핸들러 리셋 장치의 일 실시예를 나타낸 블록도.1 is a block diagram showing an embodiment of a packet handler reset apparatus of an electronic switch according to the present invention.
제2도는 제1도에 따른 패킷 핸들러 보드의 일 실시예를 나타낸 블록도.2 is a block diagram showing an embodiment of a packet handler board according to FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 패킷 블록 20 : 디바이스 제어 보드10: packet block 20: device control board
30,40 : 제1, 제16패킷 핸들러 보드 50 : 상위 프로세서30,40: 1st, 16th packet handler board 50: the upper processor
60 : 타임 스위치 110 : 중앙 처리 장치60: time switch 110: central processing unit
120 : 리셋부 130 : 어드레스 디코더120: reset unit 130: address decoder
140 : 로컬 버스 정합부 150 : 타기능부140: local bus matching unit 150: other functions
160 : 패킷 공유 메모리 170 : 패킷 메모리 중재부160: packet shared memory 170: packet memory arbitration unit
본 발명의 상술한 목적 및 기타 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the invention described below with reference to the accompanying drawings by those skilled in the art.
이하, 상술한 목적을 달성하기 위한 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention for achieving the above object in detail.
제1도를 참조하면, 제1도는 본 발명에 따른 전전자 교환기의 패킷 핸들러 리셋 장치의 일 실시예를 나타낸 블록도로서, 패킷 블록(10)과, 상위 프로세서(50)와, 타임 스위치(60)를 포함하여 이루어지는 전전자 교환기에 있어서, 상술한 패킷 블록(10)은 디바이스 제어 보드의 제어에 의해 상술한 타임 스위치(60)를 통해 수신된 패킷 데이터를 처리하여 디바이스 제어 보드를 통해 타 패킷 핸들러 보드로 전송하거나 상술한 상위 프로세서(50)에 호 접속 요구 및 호 절단 요구를 위한 제어 패킷을 전송함으로써 패킷 링크를 셋업하거나 절단하는 하위 16매의 패킷 핸들러 보드(30,40)와, 상술한 상위 프로세서(50)와의 통신을 통해 상술한 하위 16매의 패킷 핸들러 보드(30,40)를 16비트의 로컬 버스(local bus)를 통해 제어하며 패킷 핸들러 보드에서 처리된 패킷 데이터를 상술한 16매의 패킷 핸들러 보드(30,40) 간에 상호 교환시키거나 상술한 16매의 패킷 핸들러 보드(30,40)로부터 처리된 제어 데이터를 분석하여 상술한 상위 프로세서(50)에 처리요구 및 보고하는 디바이스 제어 보드(20)를 포함하여 이루어진다.Referring to FIG. 1, FIG. 1 is a block diagram showing an embodiment of an apparatus for resetting a packet handler of an electronic switch according to the present invention. The packet block 10, the upper processor 50, and the time switch 60 are shown in FIG. In the all-electronic exchanger including the above, the above-described packet block 10 processes the packet data received through the above-described time switch 60 under the control of the device control board to process other packet handlers through the device control board. The lower 16 packet handler boards 30 and 40 for setting up or cutting down the packet link by transmitting to the board or transmitting control packets for the call connection request and the call disconnection request to the upper processor 50 described above, Through the communication with the processor 50, the lower 16 packet handler boards 30 and 40 described above are controlled through a 16-bit local bus, and the packet data processed by the packet handler board is controlled. Interchange between the 16 packet handler boards 30 and 40 described above, or analyze and process control data processed from the 16 packet handler boards 30 and 40 described above to process and report to the upper processor 50 described above. The device control board 20 is made to include.
이와 같이 이루어지는 본 발명을 제2도를 참조하여 상세하게 설명하면 다음과 같다.The present invention thus achieved will be described in detail with reference to FIG.
먼저, 패킷 블록(10) 내의 16매의 패킷 핸들러 보드(30,40)는 디바이스 제어 보드(20)의 제어에 의해 타임 스위치(60)를 통해 수신된 패킷 데이터를 처리하여 디바이스 제어 보드(20)를 통해 타 패킷 핸들러 보드로 전송하거나 상위 프로세서(50)에 호 접속 요구 및 호 절단 요구 등의 제어 패킷을 전송함으로써 패킷 링크를 셋업하거나 절단한다.First, the 16 packet handler boards 30 and 40 in the packet block 10 process the packet data received through the time switch 60 under the control of the device control board 20 to process the device control board 20. The packet link is set up or disconnected by transmitting to another packet handler board or by transmitting control packets such as a call connection request and a call disconnection request to the higher processor 50.
다음, 디바이스 제어 보드(20)는 상술한 상위 프로세서(50)와의 통신을 통해 상술한 하위 16매의 패킷 핸들러 보드(30,40)를 16비트의 로컬 버스를 통해 제어하며 패킷 핸들러 보드에서 처리된 패킷 데이터를 상술한 16매의 패킷 핸들러 보드(30,40) 간에 상호 교환시키거나 상술한 16매의 패킷 핸들러 보드(30,40)로부터 처리된 제어 데이터를 분석하여 상술한 상위 프로세서(50)에 처리 요구 및 보고한다.Next, the device control board 20 controls the lower 16 packet handler boards 30 and 40 described above through a 16-bit local bus through communication with the upper processor 50 described above, and is processed by the packet handler board. The packet data is exchanged between the above-described 16 packet handler boards 30 and 40, or the control data processed from the above-described 16 packet handler boards 30 and 40 is analyzed and transmitted to the upper processor 50 described above. Processing requests and reports.
제2도는 제1도에 따른 패킷 핸들러 보드(30,40)의 일 실시예를 나타낸 블록이다.FIG. 2 is a block diagram showing an embodiment of the packet handler boards 30 and 40 according to FIG.
먼저, 로컬 버스 정합부(140)는 자신의 패킷 핸들러 보드가 상술한 16비트의 로컬 버스를 통해 상술한 디바이스 제어 보드(20)와 통신할 수 있도록 신호를 정합한다.First, the local bus matching unit 140 matches a signal so that its packet handler board can communicate with the above-described device control board 20 through the above-described 16-bit local bus.
다음, 디바이스 제어 보드(20)는 각 패킷 핸들러 보드(30,40)내에 존재하는 패킷 공유 메모리(160)를 억세스하여 패킷 데이터를 저장하거나 읽어갈 수 있는데, 이때 어드레스 디코더(decoder)(130)는 상술한 디바이스 제어 보드(20)로부터의 어드레스 신호를 로컬 버스 정합부(140)를 통해 인가받아 해독하여 상술한 디바이스 제어 보드(20)의 패킷 데이터의 쓰기/읽기를 위한 어드레스를 패킷 공유 메모리(160)에 제공한다.Next, the device control board 20 may access the packet sharing memory 160 existing in each packet handler board 30 and 40 to store or read the packet data. In this case, the address decoder 130 may Packet sharing memory 160 receives the address signal from the device control board 20 as described above via the local bus matching unit 140 and decodes the address signal for writing / reading the packet data of the device control board 20. To provide.
이때, 어드레스 디코더(130)는 해독된 어드레스 신호가 특정 리셋 영역일 경우 리셋 신호 라인을 액티브시키면 리셋부(120)는 이를 감지하여 자신의 패킷 핸들러 보드 전체를 리셋시킨다.In this case, when the decoded address signal is a specific reset region, the address decoder 130 activates the reset signal line, and the reset unit 120 detects this to reset the entire packet handler board.
또한, 중앙 처리 장치(central processing unit; CPU)(110)는 상술한 리셋부(120)의 리셋 신호를 감지하며, 패킷 메모리 중재부(170)의 중재에 의해 상술한 패킷 공유 메모리(160)를 억세스할 수 있다.In addition, the central processing unit (CPU) 110 detects the above-described reset signal of the reset unit 120, and performs the above-described packet sharing memory 160 by arbitration of the packet memory arbitration unit 170. Can be accessed.
다음, 패킷 메모리 중재부(170)는 상술한 디바이스 제어 보드(20) 및 상술한 중앙 처리 장치(110), X.25 콘트롤러(도면 중에 도시하지 않음)가 상술한 패킷 공유 메모리(160)를 억세스하고자 할 경우 소정의 우선 순위에 따라 이들간의 중재를 거쳐 하나만이 억세스할 수 있도록 하는 기능을 수행한다.Next, the packet memory arbitration unit 170 accesses the packet sharing memory 160 described above by the above-described device control board 20, the above-described central processing unit 110, and an X.25 controller (not shown). If desired, only one access is performed through mediation between them according to a predetermined priority.
그리고 타기능부(150)는 타임 스위치(60)와 접속하여 상술한 중앙 처리 장치(110)의 데이터 흐름을 제어한다.The other function unit 150 is connected to the time switch 60 to control the data flow of the central processing unit 110 described above.
즉, 본 발명에 따른 1개의 디바이스 제어 보드(20)는 16매의 패킷 핸들러 보드(30,40)들을 제어함으로써 이들 패킷 핸들러 보드(30,40)간의 데이터 전송이 이루어지는데, 시스템 초기화 또는 하위 패킷 핸들러 보드(30,40)의 오동작시 상술한 방법에 의해 디바이스 제어 보드(20)가 각각의 하위 패킷 핸들러 보드(30,40)를 리셋시킬 수 있는 것이다.That is, one device control board 20 according to the present invention controls the 16 packet handler boards 30 and 40 to perform data transmission between these packet handler boards 30 and 40. In the case of malfunction of the handler boards 30 and 40, the device control board 20 may reset the respective lower packet handler boards 30 and 40 by the above-described method.
이상에서 설명한 바와 같이 본 발명은 16비트의 로컬 버스를 통해 패킷 핸들러 보드(30,40)를 억세스하여 시스템 초기화 또는 하위 패킷 핸들러 보드(30,40)의 오동작시 해당 패킷 핸들러 보드가 리셋되도록 하는 방법을 사용함으로써 별도의 복잡한 리셋 신호 라인없이 하위 디바이스인 패킷 핸들러 보드를 리셋시킬 수 있도록 하므로 전체 장치가 간단해지게 되는 효과가 있다.As described above, the present invention provides a method for accessing the packet handler boards 30 and 40 through a 16-bit local bus so that the corresponding packet handler boards are reset when a system initialization or a lower packet handler board 30 or 40 malfunctions. By using this function, it is possible to reset the packet handler board as a lower device without a separate complicated reset signal line, thereby simplifying the whole device.
Claims (2)
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KR1019960075252A KR100210813B1 (en) | 1996-12-28 | 1996-12-28 | Apparatus for resetting packet handler in full electronic switching system |
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Publications (1)
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KR100210813B1 true KR100210813B1 (en) | 1999-07-15 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019960075252A KR100210813B1 (en) | 1996-12-28 | 1996-12-28 | Apparatus for resetting packet handler in full electronic switching system |
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KR (1) | KR100210813B1 (en) |
-
1996
- 1996-12-28 KR KR1019960075252A patent/KR100210813B1/en not_active IP Right Cessation
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