KR940005002Y1 - I/o device capable of 16-bit operating in rom bias - Google Patents

I/o device capable of 16-bit operating in rom bias Download PDF

Info

Publication number
KR940005002Y1
KR940005002Y1 KR92005742U KR920005742U KR940005002Y1 KR 940005002 Y1 KR940005002 Y1 KR 940005002Y1 KR 92005742 U KR92005742 U KR 92005742U KR 920005742 U KR920005742 U KR 920005742U KR 940005002 Y1 KR940005002 Y1 KR 940005002Y1
Authority
KR
South Korea
Prior art keywords
cpu
data
input
enable signal
rom
Prior art date
Application number
KR92005742U
Other languages
Korean (ko)
Other versions
KR930024176U (en
Inventor
민병권
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR92005742U priority Critical patent/KR940005002Y1/en
Publication of KR930024176U publication Critical patent/KR930024176U/en
Application granted granted Critical
Publication of KR940005002Y1 publication Critical patent/KR940005002Y1/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

내용 없음.No content.

Description

롬 바이오스의 16비트 동작이 가능한 입/출력 장치ROM BIOS's 16-Bit Input / Output Device

제1도는 종래의 롬 바이오스를 갖는 입/출력 장치의 데이타 패스를 나타낸 블럭도.1 is a block diagram showing a data path of an input / output device having a conventional ROM BIOS.

제2도는 이 고안에 따른 롬 바이오스를 갖는 입/출력 장치의 데이타 패스를 나타낸 블럭도.2 is a block diagram showing a data path of an input / output device having a ROM BIOS according to the present invention.

제3도는 제2도의 제어부에 대한 상세한 회로도이다.3 is a detailed circuit diagram of the controller of FIG.

이 고안은 퍼스널 컴퓨터 시스템에 관한 것으로서, 더욱 상세하게는, 퍼스널 컴퓨터에 사용되는 외부 입/출력 장치가 독자적인 바이오스(Basic Input Output System; BIOS)롬을 내장하여 8비트로 동작하는 경우, 이를 16비트 동작이 가능하게 함으로써 그 수행 능력을 향상시키도록한 롬 바이오스의 16비트 동작이 가능한 입/출력 장치에 관한 것이다.The present invention relates to a personal computer system. More specifically, when an external input / output device used for a personal computer operates with 8 bits by embedding its own Basic Input Output System (BIOS) ROM, it is operated with 16 bits. The present invention relates to an input / output device capable of 16-bit operation of a ROM BIOS to improve its performance.

제1도는 종래의 8비트 롬 바이오스를 내장한 외부 입/출력 장치의 데이타 패스를 나타낸 블럭도로서, 중앙처리장치(CPU)의 데이타 버스라인에 연결된 양방향 버퍼(10)와, 상기 양방향 버퍼(10)에 버퍼 인에이블 신호()를 출력시키는 메인 회로부(20)와, 상기 메인 회로부(20)에서 롬 인에이블 신호(RE)를 제공받아 상기 양방향 버퍼(10)로 데이타를 출력하는 8비트로 된 롬 바이오스(30)로 구성된다.FIG. 1 is a block diagram showing a data path of an external input / output device incorporating a conventional 8-bit ROM BIOS, and includes a bidirectional buffer 10 connected to a data busline of a central processing unit (CPU) and the bidirectional buffer 10. To the buffer enable signal ( ) And a 8-bit ROM BIOS 30 that receives the ROM enable signal RE from the main circuit unit 20 and outputs data to the bidirectional buffer 10. .

이때, 외부 입/출력 장치 자체는 16비트 동작이 가능하다 할지라도 하나의 롬 바이오스를 사용하므로 데이타는 8비트 밖에 중앙처리장치(CPU)로 전송되지 않는다.At this time, even though the external input / output device itself is capable of 16-bit operation, since only one ROM BIOS is used, data is transmitted to the CPU only 8 bits.

따라서, 중앙처리장치(CPU)가 입/출력 장치(1)의 롬 바이오스(30)로부터 8비트 데이타를 읽어와 해독하고, 다시 그 입/출력 장치에 명령을 하는 과정은 바이오스 콜이 빈번한 프로그램일수록 속도가 느려지고, 16비트 동작이 가능한 중앙처리장치의 입장에서 볼때 이는 최대의 효과를 거두지 못하는 문제점이 있었다.Therefore, the process of CPU reading and decoding 8-bit data from the ROM BIOS 30 of the input / output device 1 and instructing the input / output device again is the more frequent the program. From the standpoint of a slowing, 16-bit operation capable CPU, there was a problem that the maximum effect was not achieved.

이 고안은 이러한 문제점을 해결하기 위한 것으로서, 이 고안의 목적은 양방향 버퍼와 롬 바이오스를 하나씩 더 구비하고 제어부를 구비하여 중앙처리장치가 롬 바이오스를 억세스할 때 16비트 동작이 가능하도록 함으로써 중앙처리장치와 롬 바이오스간의 데이타 패스의 폭이 2배가 되어 입/출력 장치의 데이타를 빠른 속도로 억세스 할 수 있어 중앙처리장치의 수행능력이 향상되도록 한 롬 바이오스의 16비트 동작이 가능한 입/출력 장치를 제공함에 있다.The object of the present invention is to solve this problem, and an object of the present invention is to provide a central processor by allowing a CPU to access a ROM BIOS by providing a bidirectional buffer and a ROM BIOS one by one and providing a controller. Provides an input / output device capable of 16-bit operation of ROM BIOS that doubles the data path between the BIOS and ROM BIOS, enabling fast access to data from the input / output device to improve the performance of the central processing unit. Is in.

이러한 목적을 달성하기 위한 이 고안의 특징은, 중앙처리장치가 외부 입/출력 장치의 롬 바이오스를 억세스할때 8비트로 동작되는 퍼스널 컴퓨터용 입/출력 장치에 있어서, 상기 중앙처리장치의 데이타 버스라인에 연결되어 하위 8비트의 데이타에 대해 양방향 통신을 수행하는 3상태 버퍼로 된 하위 바이트 버퍼와, 상기 중앙처리장치의 데이타 버스라인에 연결되어 상위 8비트의 데이타에 대해 양방향 통신을 수행하는 3상태 버퍼로 된 상위 바이트 버퍼와, 상기 하위, 상위 바이트 버퍼에 연결되어 상기 하위, 상위 바이트 버퍼에 인에이블 신호를 각각 제공하고, 상기 중앙처리장치에 연결되어 상기 중앙처리장치에 16비트 데이타 전송을 위한 인에이블 신호를 제공하는 제어부와, 데이타 버스 라인이 상기 하위 바이트 버퍼에 연결되고 메인 회로부터 롬 인에이블 신호를 제공받아 상기 중앙처리장치로 데이타를 출력하는 제1롬 바이오스와, 데이타 버스 라인이 상기 상위 바이트 버퍼에 연결되고, 메인 회로부로 부터 롬 인에이블 신호를 제공받아 상기 중앙처리장치로 데이타를 출력하는 제2롬 바이오스로 구성되는 롬 바이오스의 16비트 동작이 가능한 입/출력 장치에 있다.A feature of this invention to achieve this object is a data busline of the central processing unit in an input / output device for a personal computer which is operated at 8 bits when the central processing unit accesses the ROM BIOS of the external input / output device. A lower byte buffer comprising a three-state buffer connected to a lower-order 8-bit data, and a three-state buffer connected to a data busline of the central processing unit to perform a two-way communication for upper 8-bit data. A buffered upper byte buffer, and connected to the lower and upper byte buffers to provide an enable signal to the lower and upper byte buffers, respectively, and to the central processing unit to transmit 16-bit data to the central processing unit. A control unit providing an enable signal and a data bus line connected to the lower byte buffer and A first ROM BIOS that receives a ROM enable signal and outputs data to the central processing unit, a data bus line is connected to the upper byte buffer, and receives a ROM enable signal from a main circuit unit to the central processing unit; The present invention provides an input / output device capable of 16-bit operation of a ROM BIOS composed of a second ROM BIOS for outputting data.

이하, 이 고안에 따른 일실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

제2도는 이 고안에 따른 16비트 동작이 가능한 8비트 입/출력 장치의 데이타 패스를 나타낸 블럭도로서, 중앙처리장치(CPU)의 데이타 버스라인에는 하위 8비트 데이타의 양방향 통신을 수행하는 하위 바이트 버퍼(100)와, 상위 8비트 데이타의 양방향 통신을 수행하는 상위 바이트 버퍼(200)의 A버스 라인이 연결된다.2 is a block diagram showing a data path of an 8-bit input / output device capable of 16-bit operation according to the present invention. The low-byte byte performs bidirectional communication of lower 8-bit data on a data busline of a CPU. The buffer 100 is connected to the A bus line of the upper byte buffer 200 which performs bidirectional communication of the upper 8 bit data.

그리고, 상기 하위 바이트 버퍼(100)의 B버스 라인에는 메인 회로부(400)아 제1롬 바이오스(500)가 연결되고, 상기 상위 바이트 버퍼(200)의 B버스라인에는 제2롬 바이오스(600)가 연결된다.The first ROM BIOS 500 is connected to the B bus line of the lower byte buffer 100, and the second ROM BIOS 600 is connected to the B bus line of the upper byte buffer 200. Is connected.

그리고, 중앙처리장치(CPU)와 상기 하위 바이트 버퍼(100) 및 상위 바이트 버퍼(200)에 연결되어 중앙처리장치(CPU)에는 16비트 데이타 전송을 허용하는 인에이블 신호()를 제공하고, 상기 하위, 상위바이트 버퍼(100,200)에는 버퍼 인에이블 신호()를 제공하는 제어부(300)로 구성된다.In addition, an enable signal connected to the CPU, the lower byte buffer 100, and the upper byte buffer 200 to allow 16-bit data transmission to the CPU, ), And the lower and upper byte buffers 100 and 200 have a buffer enable signal ( It consists of a control unit 300 to provide a).

제3도는 상기 제어부(300)에 대한 상세한 회로도로서, 상기 중앙처리장치(CPU)의 시스템 버스 하이 인에블신호()(System Bus High Enable)단과 최하위 어드레스 라인(A0)과 디코더부(301)의 출력단이 3입력 오아게이트(302)의 입력단으로 연결되고, 상기 오아게이트(302)의 출력단에는 상기 오아 게이트(302)의 출력에 따라 인에이블 되어 상기 중앙처리장치(CPU)에 인에이블 신호()를 출력하는 3상태 버프(303)의 제어단과 2입력 오아게이트(304)의 한 입력단이 연결된다.3 is a detailed circuit diagram of the control unit 300. The system bus high enable signal (CPU) of the CPU 300 is shown in FIG. (System Bus High Enable), the lowest address line (A0) and the output of the decoder unit 301 are connected to the input of the three input oragate 302, the output of the oragate 302 is the ora gate 302 Is enabled according to the output of the enable signal to the CPU. Is connected to the control terminal of the three-state buff 303 and one input terminal of the two-input orifice 304.

상기 오아 게이트(304)의 또다른 입력단에는 하위 바이트 버퍼 인에이블 신호()단이 연결되고, 이 오아 게이트(304)의 출력단에는 상위 바이트 버퍼 인에이블 신호()단이 연결이되어 구성된다.The other input terminal of the OR gate 304 has a lower byte buffer enable signal ( Is connected, and the output byte of the ORA gate 304 is an upper byte buffer enable signal ( The end is connected.

여기서, 상기 디코더(301)는 상기 중앙처리장치(CPU)로 부터 어드레스를 제공받아 롬 바이오스 영역인지를 판단하고 롬 바이오스 어드레스 영역이면 로우 신호를 출력한다.Here, the decoder 301 receives an address from the CPU and determines whether the ROM BIOS area is a ROM signal, and outputs a low signal if the ROM BIOS address area is a ROM BIOS address area.

이와같이 구성된 이 고안은 중앙처리장치(CPU)가 외부 입/출력 장치(1)와 16비트 데이타를 전송하기 위해서는 외부 입/출력 장치(1)에서 인에이블 신호()(액티브 로우)를 중앙처리장치(CPU)로 보내주어야 한다. 이러한 신호를 발생시키는 외부 입/출력 장치(1)의 제어부는 제3도와 같다.In this configuration, the CPU enables the CPU to transmit 16-bit data with the external input / output device 1. (Active row) must be sent to the CPU. The control unit of the external input / output device 1 for generating such a signal is shown in FIG.

즉, 중앙처리장치(CPU)가 바이오스 롬의 특정 어드레스를 리드할 경우 그 어드레스와 시스템 버스 하이인에이블 신호()가 상기 중앙처리장치(CPU)로 부터 출력되어 오아 게이트(302)의 입력으로 제공된다.That is, when the CPU reads a specific address of the BIOS, the address and the system bus enable signal ( ) Is output from the central processing unit (CPU) and provided to the input of the OR gate 302.

이때, 입/출력 장치(1)의 디코더(301)는 상기 중앙처리장치(CPU)로 부터 입력되는 어드레스가 자기 바이오스 영역인지를 판단하고, 디코딩하여 롬 바이오스 어드레스 영역이면 로우 신호를 상기 오아게이트(302)의 한 입력단으로 제공한다.In this case, the decoder 301 of the input / output device 1 determines whether an address input from the CPU is a self BIOS area, and decodes a low signal when the ROM BIOS address area is decoded. To one input of 302).

상기 오아 게이트(302)는 최하위 어드레스()가 로우이고, 시스템 버스 하이인에이블 신호()가 로우이고, 상기디코더(301)에 의해 중앙처리장치(CPU)로부터 입력되는 어드레스가 롬 바이오스 영역이라고 판단되면 로우신호를 3상태 버퍼(303)의 제어단과 오아 게이트(304)의 한 입력단으로 제공한다.The OR gate 302 is the lowest address ( ) Is low and the system bus enable signal ( Is low, and the decoder 301 determines that the address input from the CPU is the ROM BIOS area, the low signal is input to the control terminal of the tri-state buffer 303 and one input terminal of the OR gate 304. to provide.

여기서, 상기 시스템 버스 하이 인에이블 신호()와 최하위 어드레스()는 상기 중앙처리장치(CPU)의 데이타 전송폭이 8비트인지 16비트인지를 알수 있다. 즉, 시스템 버스 하이 인에이블 신호()가 0이면 상위 바이트 전송이고, 최하위 어드레스()가 0이면 하위 바이트 전송이고, 상기 시스템 버스 하이 인에이블 신호()와 최하위 어드레스()가 둘다 0이면 워드 전송임을 나타낸다.Here, the system bus high enable signal ( ) And least significant address ( ) Can determine whether the data transfer width of the CPU is 8 bits or 16 bits. That is, the system bus high enable signal ( ) Is 0, it is the higher byte transfer, and the lowest address ( Is 0, it is a lower byte transmission and the system bus high enable signal ( ) And least significant address ( ) Are both 0 to indicate word transfer.

따라서, 16비트 워드 데이타 전송일경우는 시작 어드레스가 항상 짝수 어드레스로 시작되어야 하며 시스템 버스 하이 인에이블 신호(SBHE)가 0일 경우이다.Therefore, in the case of 16-bit word data transmission, the start address must always start with an even address and the system bus high enable signal SBHE is zero.

따라서, 상기 3상태 버퍼(303)의 제어단으로 로우 신호가 제공되면, 이 3상태 버퍼(303)는 하이 임피던스 상태로 있다가 액티브 되어 로우신호를 출력한다.Therefore, when a low signal is provided to the control terminal of the tri-state buffer 303, the tri-state buffer 303 is in a high impedance state and is activated to output a low signal.

이때, 상기 3상태 버퍼(303)의 출력이 상기 중앙처리장치(CPU)로 출력되는 인에이블 신호()이므로 중앙처리장치(CPU)에서는 일/출력 장치(1)에서 롬 바이오스를 인에이블시켰을때 출력되는 16비트 데이타를 전송받게 된다.At this time, the enable signal (output of the three-state buffer 303 is output to the CPU) ), The central processing unit (CPU) receives the 16-bit data output when the ROM BIOS is enabled in the work / output device (1).

그리고, 상기 제어부(300)로 부터 인에이블 신호를 제공받는 하위 바이트 버퍼(100)는 8비트나 16비트 데이타 전송때 인에이블 되어야 하므로 상기 제어부(300)의 오아 게이트(304)의 한 입력단으로 제공되는 하위 바이트 버퍼 인에이블 신호()는 16비트 데이터 전송때 상기 상위 바이트 버퍼(200)를 인에이블시켜 주는 신호를 제어한다.In addition, since the lower byte buffer 100 receiving the enable signal from the control unit 300 should be enabled when transmitting 8-bit or 16-bit data, the lower byte buffer 100 is provided to one input terminal of the OR gate 304 of the control unit 300. Low Byte Buffer Enable Signal ( ) Controls a signal that enables the upper byte buffer 200 during 16-bit data transmission.

따라서, 상기 오아 게이트(302)의 출력이 로우이고, 하위 바이트 버퍼 인에이블 신호()가 로우이면 상기 오아 게이트(304)는 로우 신호를 상위 바이트 버퍼(200)의 인에이블 신호()로서 출력하게 되고, 그러면, 상기 상위 바이트 버퍼(200)는 액티브 된다.Therefore, the output of the OR gate 302 is low and the low byte buffer enable signal ( Is low, the OR gate 304 transmits the low signal to the enable signal of the upper byte buffer 200. ), And the upper byte buffer 200 is activated.

즉, 외부 입/출력 장치(1)의 제어부(300)로부터 로우 레벨의 인에이블 신호()가 상기 중앙처리장치(CPU)로 제공되고 상기 제어부(300)로부터 로우 레벨의 하위, 상위 바이트 버퍼 인에이블 신호()가 제공되고 메인 회로부(400)에 의해 제1, 제2롬 바이오스(500,600)가 인에이블되면 상기 제1, 제2롬 바이오스(500,600)에 있는 하위 8비트 데이타와 상위 8비트 데이타가 하위, 상위 바이트버퍼(100,200)를 지나 상기 중앙처리장치(CPU)로 전송된다.That is, a low level enable signal from the control unit 300 of the external input / output device 1 ( ) Is provided to the CPU and a low level low and high byte buffer enable signal from the controller 300 ) And the first and second ROM bios 500 and 600 are enabled by the main circuit unit 400, the lower 8 bit data and the upper 8 bit data in the first and second ROM bios 500 and 600 become lower, The upper byte buffers 100 and 200 are transmitted to the CPU.

따라서, 중앙처리장치는 2배 이상으로 수행능력이 향상된다. 그예로, 그래픽 아답터의 일종인 VGA 보드에서 VGA 바이오스를 16비트 동작이 가능하게 했을 경우 화면에 나타나는 문자 및 도형의 처리속도는 매우 빨라진다.Therefore, the central processing unit improves performance by more than twice. For example, if the VGA BIOS enables 16-bit operation on a VGA board, which is a type of graphic adapter, the processing speed of characters and figures displayed on the screen becomes very fast.

또한, 이 고안은 중앙처리장치(CPU)가 외부 입/출력 장치(1)의 롬 바이오스와 항상 16비트 데이타 전송을 수행할 경우는 롬의 용량을 절약하기 위해서 짝수 어드레스에 해당하는 데이타와 홀수 어드레스에 해당하는 데이타를 분리하여 제1, 제2롬 바이오스에 가지고 있을 수 있다.In addition, the present invention provides data and even addresses corresponding to even addresses in order to save the ROM capacity when the central processing unit (CPU) always performs 16-bit data transfer with the ROM BIOS of the external input / output device (1). The data corresponding to this may be separated and retained in the first and second ROM bios.

이상에서와 같이 이 고안은 양방향 버퍼와 롬 바이오스를 하나씩 더 구비하고 제어부를 구비하여 중앙처리장치가 롬 바이오스를 억세스할 때 16비트 동작이 가능하도록 함으로써 중앙처리장치와 롬 바이오스간의 데이타 패스의 폭이 2배가 되어 입/출력 장치의 데이타를 빠른 속도로 억세스함에 따라 중앙처리장치의 수행능력이 2배 이상 향상되는 효과가 있다.As described above, the present invention includes a bidirectional buffer and a ROM BIOS, and includes a controller to enable 16-bit operation when the CPU accesses the ROM BIOS, thereby increasing the width of the data path between the CPU and the ROM BIOS. As the data is doubled and the data of the input / output device is accessed at a high speed, the performance of the CPU can be more than doubled.

Claims (2)

중앙처리장치가 외부 입/출력 장치의 롬 바이오스를 억세스 할때 8비트 동작되는 퍼스널 컴퓨터용 입/출력 장치에 있어서, 상기 중앙처리장치(CPU)의 데이타 버스라인에 연결되어 하위 8비트의 데이타에 대해 양방향 통신을 수행하는 3상태 버퍼로 된 하위 바이트 버퍼(100)와, 상기 중앙처리장치(CPU)의 데이타 버스라인에 연결되어 상위 8비트의 데이타에 대해 양방향 통신을 수행하는 3상태 버퍼로 된 상위 바이트 버퍼(200)와, 상기 하위, 상위 바이트 버퍼(100,200)에 연결되어 상기 하위, 상위 버퍼(100,200)에 인에이블 신호()를 각각 제공하고, 상기 중앙처리장치(CPU)에 연결되어 상기 중앙처리장치(CPU)로 16비트 데이타 전송을 위한 인에이블 신호()를 제공하는 제어부(300)와, 데이타 버스 라인이 상기 하위 바이트 버퍼(100)에 연결되고, 메인 회로부(400)로부터 롬 인에이블 신호(RE)를 제공받아 상기 중앙처리장치(CPU)로 데이타를 출력하는 제1롬 바이오스(500)와, 데이타 버스 라인이 상기 상위 바이트 버퍼(200)에 연결되고, 메인 회로부(400)로부터 롬 인에이블 신호(RE)를 제공받아 상기 중앙처리장치(CPU)로 데이타를 출력하는 제2롬 바이오스(600)로 구성되는 롬 바이오스의 16비트 동작이 가능한 입/출력 장치.An input / output device for a personal computer that operates 8 bits when the CPU accesses a ROM BIOS of an external input / output device. The input / output device for a personal computer is connected to a data busline of the CPU to access lower 8-bit data. Lower byte buffer 100, which is a three-state buffer for performing bidirectional communication with respect to the data busline of the CPU, and a tri-state buffer for bidirectional communication for upper 8 bits of data. It is connected to the upper byte buffer 200 and the lower and upper byte buffers 100 and 200 to enable an enable signal ( ), Each of which is connected to the CPU to enable the 16-bit data transmission to the CPU. The control unit 300 and the data bus line are connected to the lower byte buffer 100, and the ROM enable signal RE is received from the main circuit unit 400 to provide data to the CPU. The first ROM BIOS 500 and a data bus line are connected to the upper byte buffer 200, and the ROM enable signal RE is received from the main circuit unit 400 to receive the central processing unit CPU. An input / output device capable of 16-bit operation of a ROM BIOS composed of a second ROM BIOS 600 for outputting data. 제1항에 있어서, 상기 제어부(300)는, 중앙처리장치(CPU)가 바이오스 롬의 특정 어드레스를 리드하기 위해 어드레스를 제공하면, 자기 바이오스 어드레스 영역인가를 판단하여 맞으면 로우 신호를 출력하는 디코더(301)와, 상기 중앙처리장치(CPU)로 부터 출력되는 시스템 버스 하이 인에이블 신호()단과 최하위 어드레스()단 및 상기 디코더(301)의 출력단이 연결되어 3입력이 모드 로우이면 로우 신호를 출력하는 오아 게이트(302)와, 입력단이 접지되고 제어단에는 상기 오아 게이트(302)의 출력단이 연결되어 제어단이 액티브되면, 상기 중앙처리장치(CPU)로 16비트 동작이 가능함을 알리는 인에이블 신호()를 출력하는 3상태 버퍼(303)와, 상기 오아 게이트(302)의 출력단고 하위 바이트 버퍼 인에이블 신호()단이 입력으로 제공되어 두 입력이 모두 로우이면 로우 신호를 출력하여 상위 바이트 버퍼(200)를 인에이블 시키는 오아 게이트(304)로 구성되는 롬 바이오스의 16비트 동작이 가능한 입/출력 장치.The decoder 300 of claim 1, wherein the controller 300 determines whether the CPU is a self BIOS address area when the CPU provides an address to read a specific address of the BIOS, and outputs a low signal when it is correct. 301 and a system bus high enable signal (CPU) output from the CPU ) And the lowest address ( ) Stage and the output terminal of the decoder 301 is connected to the ora gate 302 for outputting a low signal when the three inputs are mode low, the input terminal is grounded and the control terminal is connected to the output terminal of the ora gate 302 is controlled When the stage is active, the enable signal (16) indicating that the CPU 16 is capable of operating The three-state buffer 303 for outputting the output byte of the OR gate 302, the lower byte buffer enable signal ( The input / output device capable of 16-bit operation of a ROM BIOS configured with an OR gate 304 that outputs a low signal when both inputs are low, and outputs a low signal when both inputs are low.
KR92005742U 1992-04-08 1992-04-08 I/o device capable of 16-bit operating in rom bias KR940005002Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR92005742U KR940005002Y1 (en) 1992-04-08 1992-04-08 I/o device capable of 16-bit operating in rom bias

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR92005742U KR940005002Y1 (en) 1992-04-08 1992-04-08 I/o device capable of 16-bit operating in rom bias

Publications (2)

Publication Number Publication Date
KR930024176U KR930024176U (en) 1993-11-27
KR940005002Y1 true KR940005002Y1 (en) 1994-07-25

Family

ID=19331469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR92005742U KR940005002Y1 (en) 1992-04-08 1992-04-08 I/o device capable of 16-bit operating in rom bias

Country Status (1)

Country Link
KR (1) KR940005002Y1 (en)

Also Published As

Publication number Publication date
KR930024176U (en) 1993-11-27

Similar Documents

Publication Publication Date Title
US5408627A (en) Configurable multiport memory interface
US6883053B2 (en) Data transfer control circuit with interrupt status register
KR930016888A (en) Computer system and system memory access control method
KR900015008A (en) Data processor
KR100403404B1 (en) Bidirectional parallel signal interface
KR940005002Y1 (en) I/o device capable of 16-bit operating in rom bias
JPS6246025B2 (en)
US5301300A (en) Floppy disk drive controller with improved density select
KR940008559Y1 (en) I/o memory extend circuit
KR890005994Y1 (en) Input-output control devices
KR19980022263A (en) How to use video memory as system memory
JPH08147262A (en) Microprocessor
KR200142909Y1 (en) Input/output interface apparatus
KR970002412B1 (en) Communication coprocessor board capable of using dma
KR890002141Y1 (en) 32-bit data signal transmission device
KR0155659B1 (en) Matching device
KR920008447B1 (en) Memory access control system and its method
US4330842A (en) Valid memory address pin elimination
CA1253257A (en) Microprocessor control system with a bit/byte memory array
KR930005709B1 (en) Rack addressline multi-function operating system of plc
KR900005421B1 (en) Bus system for selective communication of data
JP2734992B2 (en) Information processing device
KR890001798B1 (en) Data signal processing apparatus
KR900002774B1 (en) Data control circuit in modem
KR0145790B1 (en) A circuit for controlling duplexing for an auxiliary storage connected to a scsi bus in the switching system

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20010607

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee