KR900005421B1 - Bus system for selective communication of data - Google Patents

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KR900005421B1
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이덕구
신현준
방호열
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삼성전자 주식회사
안시환
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Abstract

The bus system for decoding the data and address communcating between a CPU of main system and the peripheral apparatus comprises a bus buffer (10) determining the data transmission direction with a data read signal, a flip-flop (20) synchronised by a logical multiplied signal by an address (Ao) of LSB and data write signal, a buffer (30) enabled by the data read signal decoders (40,41) providing 16 bit decoding signal, an address decoder (50) providing a selection signal, and bus buffers (11,12) enabled by OR gate (G1-2) output signals and the data read signals.

Description

데이터의 선택적 통신을 위한 버스시스템Bus system for selective communication of data

첨부도면은 본 발명의 회로도.The accompanying drawings are circuit diagrams of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10-12,30 : 버퍼 20 : 플립플롭10-12,30: buffer 20: flip-flop

40-41,50 : 디코더40-41,50: Decoder

본 발명은 메인시스템과 접속되는 여러 제어시스템과의 선택적 데이터 전송을 위한 버스시스템에 관한 것이다. 종래, 메인시스템에 접속되는 시스템들과, 즉 LCD 콘트롤러와 CRT 콘트롤러 및 문자발생기램과 각종 통신제어기동과의 데이터 전송을 위한 어드레스 제어회로가 각 접속장치마다 필요하였고, 또는 적어도 여러개의 어드레스 제어회로가 있어야 했기 때문에 이에따른 생산비 증가와 소형화추세에 있는 전자기기 규격에 역행되는 결점이 있었다.The present invention relates to a bus system for selective data transmission with various control systems connected to the main system. Conventionally, an address control circuit for data transmission between systems connected to the main system, that is, an LCD controller, a CRT controller, a character generator RAM, and various communication control operations is required for each connection device, or at least several address control circuits. Because of this, there was a drawback against the standards of electronics in increasing production costs and miniaturization.

따라서, 본 발명의 목적은 상기한 결점을 해결하기 위해, 메인시스템의 중앙처리장치(이하 CPU라칭함)에서의 데이터와 어드레스를 디코딩(Decoding)하여 메인시스템과 접속되는 여러 제어시스템을 제어하는 버스시스템을 소형화시키는 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a bus for controlling various control systems connected to the main system by decoding data and addresses in the central processing unit (hereinafter referred to as CPU) of the main system. It is to provide a circuit miniaturization system.

이하 첨부도면에 의거하여 본 발명의 실시예를 상술한다. 첨부도면에서, 메인시스템의 CPU와 연결된 데이터 버스를 통해 전송되는 8비트 데이터가 양방향의 버스버퍼(10)를 거쳐서 데이터 전송이 이루어지는데, 이 버스 버퍼(10)는 LSB(Least Significant Bit)(Ao)를 제외한 15비트의 어드레스(A1-A15)를 디코딩하는 어드레스 디코더(50)에서 출력되는 셀렉트신호

Figure kpo00001
에 의해 인에이블되며 또한 데이터 독출신호
Figure kpo00002
에 의해 데이터 전송의 방향이 결정된다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the accompanying drawings, 8-bit data transmitted through a data bus connected to the CPU of the main system is transferred via a bidirectional bus buffer 10, which is a LSB (Least Significant Bit) (Ao). Select signal output from the address decoder 50 for decoding the address (A 1 -A 15 ) of 15 bits excluding
Figure kpo00001
Enabled by and data read signal
Figure kpo00002
The direction of data transmission is determined by.

그리고, 상기한 버스 버퍼(10)를 통해 전송되는 8비트신호는 플립플롭(20)을 통해 출력되는 하위 4비트와 상위 4비트 신호를 각각 디코더(40, 41)에 인가되게 하고, LSB의 어드레스(Ao)와 데이터기입신호(WR)를 논리곱하는 앤드게이트(G1)의 출력 신호에 동기되는 플립플롭(20)의 8비트 출력신호는 데이터 독출

Figure kpo00003
신호에 의해 인베이블되는 단방향의 버스 버퍼(30)를 통해서 버스 버퍼(10)와 플립플롭(20)의 연결라인에 연결한다.The 8-bit signal transmitted through the bus buffer 10 is applied to the decoders 40 and 41 by applying the lower 4-bit and upper 4-bit signals output through the flip-flop 20 to the LSB addresses. The 8-bit output signal of the flip-flop 20 synchronized with the output signal of the AND gate G 1 which multiplies Ao with the data write signal WR reads data.
Figure kpo00003
The bus buffer 10 is connected to the connection line between the bus buffer 10 and the flip-flop 20 through the unidirectional bus buffer 30, which is carried by the signal.

또한, 메인시스템의 데이터버스와 연결된 양방향의 버스 버퍼(11, 12)는 메인시스템과 접속되는 제어시스템과의 데이터 전송이 이루어지도록 접속되는데, 이 버스 버퍼(11, 12)는 데이터독출신호

Figure kpo00004
에 의해 데이터 전송의 방향이 결정되고 또한 어드레스 디코더(50)의 셀렉트신호
Figure kpo00005
와 LSB의 어드레스 (Ao) 및 디코더(40, 41)의 각 16비트신호중 각 한비트의 신호를 논리합한 신호에 의해 인에이블된다.In addition, bidirectional bus buffers 11 and 12 connected to the data bus of the main system are connected to perform data transfer with the control system connected to the main system, and the bus buffers 11 and 12 are connected to the data readout signal.
Figure kpo00004
The direction of data transmission is determined by this, and the select signal of the address decoder 50 is determined.
Figure kpo00005
And one of the 16-bit signals of the LSB address Ao and the decoders 40 and 41 are enabled by a logical OR of the signals.

상기한 4비트의 입력신호를 논리합하는 오아게이트(G2, G3)는 각 버스 버퍼(11, 12)를 인에이블시켜 데이터 전송이 이루어지는데, 버퍼를 인에이블시키는 오아게이트에 입력되는 신호중 셀렉트신호

Figure kpo00006
와 LSB의 어드레스(Ao)는 공용으로 이용되고, 오아게이트의 다른 두 입력신호는 데이터를 디코딩하는 디코더(40, 41)의 각 16비트신호중 하나씩을 인가하는 경우의 수로 조합하는 신호로서 메인시스템과 접속하는 임의수의 제어시스템의 버스 버퍼를 인에이블시키는 임의수의 오아게이트를 연결하므로써 디코더(40, 41)의 조합한 신호에 따라 버스 버퍼가 인에이블되어 데이터 전송이 선택적으로 수행된다.The OR gates G 2 and G 3 , which OR the 4 bit input signals, enable data transfer by enabling the respective bus buffers 11 and 12, and select among the signals input to the O gates enabling the buffer. signal
Figure kpo00006
The address Ao of the LSB and the LSB are used in common, and the other two input signals of the oragate are a combination of the main system and the main system as the number of cases in which one of the 16 bit signals of the decoders 40 and 41 which decodes the data is applied. By connecting any number of oragates that enable the bus buffers of any number of control systems to be connected, the bus buffers are enabled in accordance with the combined signal of the decoders 40 and 41 to selectively perform data transfer.

이와 같은 구성에서, LSB의 어드레스(Ao)가 논리 "1" 신호일때에는 버스 버퍼(10)를 통해 출력되는 8비트 데이터는 플립플롭(20)을 통해 출력되어 하위 4비트와 상위 4비트로 분할되어 각각 디코더(40, 41)에 인가되므로써 각 디코더(40, 41)는 각각 16비트의 제어신호를 출력한다.In this configuration, when the address Ao of the LSB is a logic "1" signal, 8-bit data output through the bus buffer 10 is output through the flip-flop 20 and divided into lower 4 bits and upper 4 bits, respectively. By being applied to the decoders 40 and 41, the respective decoders 40 and 41 output 16-bit control signals, respectively.

즉, 어드레스디코더(50)의 셀렉트신호

Figure kpo00007
가 논리 "0"이고, CPU의 데이터독출신호
Figure kpo00008
가 논리 "1"이면 CPU의 데이터버스로 전송되는 8비트 데이터는 버스버퍼(10)를 통해 플립플롭(20)에 인가된다.That is, the select signal of the address decoder 50
Figure kpo00007
Is logic "0", the CPU data read signal
Figure kpo00008
Is a logic " 1 ", the 8-bit data transmitted to the data bus of the CPU is applied to the flip-flop 20 through the bus buffer 10.

그리고, 논리 "1"신호인 어드레스(Ao)에 의해 동기되는 플립플롭(20)의 출력신호는 디코더(40, 41)에 각 4비트씩 인가되는데, 이 각 디코더(40, 41)에서 출력되는 각 16비트신호

Figure kpo00009
중 각 한 비트신호를 버스 버퍼(11, 12)를 인에이블시키는 오아게이트(G2, G3)에 인가된다.The output signal of the flip-flop 20, which is synchronized by the address Ao, which is a logic "1" signal, is applied to the decoders 40 and 41 by four bits, respectively. Each 16 bit signal
Figure kpo00009
Each bit signal is applied to the orifices G 2 and G 3 that enable the bus buffers 11 and 12.

즉, 메인시스템과 접속하는 제어장치와의 데이터 전송을 위한 버스 버퍼들을 CPU의 데이터독출신호

Figure kpo00010
의 레벨에 따라 데이터 전송의 방향이 결정되고, 어드레스디코더(50)의 셀렉트신호
Figure kpo00011
와 LSB의 어드레스(Ao) 및 디코더(40, 41)의 각 16비트신호중 각 한비트신호를 조합하는 경우의 수로 조합한 각 2비트신호에 따라 버스 버퍼들을 선택적으로 인에이블시킨다.That is, the CPU data read signal of the bus buffers for data transfer with the control device connected to the main system.
Figure kpo00010
The direction of data transmission is determined according to the level of the signal, and the select signal of the address decoder 50 is determined.
Figure kpo00011
And bus buffers are selectively enabled according to each of the two-bit signals combined by the number of cases in which each one-bit signal of the address Ao of the LSB and each of the 16-bit signals of the decoders 40 and 41 are combined.

상기한 버스 버퍼중 버스 버퍼(11)가 인에이블되면 데이터독출신호

Figure kpo00012
의 데이터 전송 방향이 결정되는데, 데이터독출신호
Figure kpo00013
가 논리 "1"일때에는 메인시스템의 데이터버스를 통해 출력되는 데이터가 버스 버퍼(11)를 통해 버스 버퍼(11)와 연결된 제어장치에 인가되고, 데이터독출신호
Figure kpo00014
가 논리 "0"일때에는 상기의 반대방향으로 제어장치에서 읽혀진 데이터는 버스 버퍼(11)를 통해 메인시스템의 데이터 버스에 인가된다.Data read signal when the bus buffer 11 of the above bus buffers is enabled
Figure kpo00012
Data transmission direction is determined.
Figure kpo00013
Is a logic "1", the data output through the data bus of the main system is applied to the control device connected to the bus buffer 11 through the bus buffer 11, the data read signal
Figure kpo00014
Is a logic " 0 ", the data read from the control device in the opposite direction is applied to the data bus of the main system via the bus buffer 11.

이상과 같이 본 발명에 의하면 메인시스템과 접속하여 이용할 수 있는 여러기능 제어시스템과의 데이터 전송이 간단한 제어회로에 의해 수행되므로써 이에따른 장치의 소형화 및 저 생산단가에 기여할 수 있고, 최고 256가지의 기능을 선택적으로 제어할 수 있다.As described above, according to the present invention, data transmission with various function control systems that can be used by connecting to the main system is performed by a simple control circuit, thereby contributing to the miniaturization of the device and low production cost, and up to 256 functions. Can be selectively controlled.

Claims (1)

메인시스템의 중앙처리장치와 주변제어장치와의 데이터 전송을 위한 양방향의 버스 버퍼를 메인시스템과 접속하는 주변장치의 수에 따라 연결하여 데이터 버스를 통해 데이터 전송이 수행되게 하는 데이터 버스 제어시스템에 있어서, 메인시스템의 중앙처리장치와 연결된 데이터버스와의 데이터 전송이 이루어지도록 데이터독출신호
Figure kpo00015
에 의해 데이터 전송방향이 결정됨과 동시에 셀렉트신호
Figure kpo00016
에 의해 인에이블되는 버스 버퍼(10)와, 상기한 버스 버퍼(10)의 8비트 신호를 인가하고 LSB의 어드레스(Ao)와 데이터 기입신호(WR)를 논리곱한 신호에 의해 동기되는 플립플롭(20)과, 상기한 플립플롭(20)의 8비트 출력신호를 다시 플립플롭(20)의 입력단에 인가하고 데이터독출신호
Figure kpo00017
에 의해 인에이블되는 버퍼(30)과, 상기한 플립플롭(20)의 8비트 신호(C0-C7)를 하위 4비트(C0-C3)와 상위 4비트(C4-C7)를 각각 인가하여 각각 16비트의 디코딩신호를 출력하는 디코더(40, 11)와, 중앙처리장치의 어드레스(A1-A15)를 디코딩하여 셀렉트신호
Figure kpo00018
를 출력하는 어드레스 디코더(50)와, 메인시스템과 접속하는 장치와 데이터 전송을 위한 버스 버퍼(11), (12)는 데이터독출신호
Figure kpo00019
에 의해 데이터 전송의 방향이 결정되고 셀렉트신호
Figure kpo00020
와, LSB의 어드레스(Ao) 및 디코더(40, 41)의 각 1비트 신호를 경우의 수로 조합한 신호를 인가하여 논리합하는 오아게이트의 출력신호에 따라 인에이블되게 연결한 것을 특징으로 하는 데이터의 선택적 통신을 위한 버스시스템.In the data bus control system which connects the bidirectional bus buffer for data transmission between the central processing unit and the peripheral controller of the main system according to the number of peripheral devices connected to the main system so that data transmission is performed through the data bus. Data readout signal for data transmission to the data bus connected to the central processing unit of the main system
Figure kpo00015
The data transmission direction is determined by the select signal.
Figure kpo00016
The flip-flop is synchronized by a bus buffer 10 enabled by the < RTI ID = 0.0 > and / or < / RTI > an 8-bit signal of the bus buffer 10 and the logical result of the LSB address Ao and the data write signal WR. 20) and the 8-bit output signal of the flip-flop 20 is applied to the input terminal of the flip-flop 20 again and the data read signal
Figure kpo00017
8 bit signals (C 0 -C 7 ) of the flip-flop 20 and the lower 4 bits (C 0 -C 3 ) and the upper 4 bits (C 4 -C 7) Decoders 40 and 11 respectively outputting a 16-bit decoded signal, and decode the addresses A 1 -A 15 of the central processing unit.
Figure kpo00018
The address decoder 50 for outputting the signal, the device connected to the main system, and the bus buffers 11 and 12 for data transmission are data read signals.
Figure kpo00019
The direction of data transmission is determined by the select signal.
Figure kpo00020
And a signal obtained by combining a LSB address Ao and each 1-bit signal of the decoders 40 and 41 in a case number and being connected in an enabled manner according to an output signal of an OR gate that is ORed together. Bus system for selective communication.
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