KR100496479B1 - Address signal decoding circuit - Google Patents
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Abstract
개시된 어드레스 신호 디코딩 회로는 16비트의 어드레스를 모두 사용하면서 빠른 속도로 데이터를 전송할 수 있는 것이다.The disclosed address signal decoding circuit is capable of transferring data at high speed while using all 16-bit addresses.
본 발명은 상위 16-M비트의 어드레스 신호를 저장 및 출력하는 래치와, 하위 M비트의 어드레스 신호를 저장 및 출력하는 어드레스 버퍼를 구비하고, 래치에는 상위 16-M비트의 어드레스 신호를 저장하고, 어드레스 버퍼에는 M비트의 어드레스 신호를 저장하여 어드레스를 지정하는 것으로서 래치에 저장한 상위 16-M비트의 어드레스 신호가 동일한 어드레스로 데이터를 전송할 경우에 어드레스 버퍼에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 1회의 동작으로 데이터를 전송하고, 래치에 저장한 상위 16-M비트의 어드레스 신호가 상이한 어드레스로 데이터를 전송할 경우에는 래치에 상위 16-M비트의 어드레스 신호를 저장한 후 어드레스 버퍼에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 2회의 동작으로 소정의 데이터를 전송함으로써 16비트의 어드레스 신호를 모두 사용하여 65536바이트의 커다란 입력 및 출력 공간을 확보할 수 있음은 물론 빠른 속도로 데이터를 전송할 수 있어 시스템의 처리 효율이 향상된다.The present invention includes a latch for storing and outputting an upper 16-M bit address signal, an address buffer for storing and outputting an address signal of a lower M bit, the latch storing an upper 16-M bit address signal, In the address buffer, an M-bit address signal is stored and designated. When the upper 16-M bit address signal stored in the latch transmits data to the same address, the data is stored while the lower M-bit address is stored in the address buffer. When data is transmitted in one operation of transmitting and the data of the upper 16-M bits stored in the latch is transmitted to a different address, the upper 16-M bits of the address signal are stored in the latch and then lower in the address buffer. By transmitting the predetermined data in two operations of transmitting the data while storing the M-bit address. By using all 16-bit address signals, 65536 bytes of large input and output space can be obtained, as well as high-speed data transfer, which improves the processing efficiency of the system.
Description
본 발명은 AT 버스를 사용하고 있는 개인용 컴퓨터 등의 컴퓨터 시스템에서 어드레스 신호를 디코딩하여 출력하는 어드레스 신호 디코딩 회로에 관한 것이다.The present invention relates to an address signal decoding circuit for decoding and outputting an address signal in a computer system such as a personal computer using an AT bus.
일반적으로 컴퓨터 시스템은 내부에 복수의 슬롯을 구비하고, 이들 복수의 슬롯에 사운드 카드, 모뎀 카드 및 영상 카드 등과 같은 각종 장치가 설치된다.In general, a computer system includes a plurality of slots therein, and various devices such as a sound card, a modem card, and an image card are installed in the plurality of slots.
또한 상기 슬롯에 입력/출력 카드가 설치되고, 이 입력/출력 카드를 통해 컴퓨터 시스템의 외부에 프린터 및 스캐너 등과 같은 여러 가지의 장치가 설치된다.In addition, an input / output card is installed in the slot, and various devices such as a printer and a scanner are installed outside the computer system through the input / output card.
이와 같이 컴퓨터 시스템의 외부 및 내부에 설치되는 소정의 장치들과 상호간에 데이터를 전송할 경우에 이들 장치를 구분하는 어드레스 신호를 발생하고, 이 어드레스에 따라 소정의 장치가 선택되었을 경우에 데이터를 전송하게 된다.As described above, when data is transmitted to and from predetermined devices installed outside and inside the computer system, an address signal for distinguishing these devices is generated, and data is transmitted when a predetermined device is selected according to this address. do.
도 1은 종래의 디코딩 회로의 일 예를 보인 회로도이다.1 is a circuit diagram illustrating an example of a conventional decoding circuit.
여기서, 부호 11은 컴퓨터 시스템이고, 부호 13은 상기 컴퓨터 시스템(11)의 외부 또는 내부에 연결되어 상호간에 데이터를 전송하는 장치이다.Here, reference numeral 11 denotes a computer system, and reference numeral 13 denotes an apparatus connected to an external or internal portion of the computer system 11 and transmitting data therebetween.
상기 컴퓨터 시스템(11)은, 데이터의 전송을 제어하는 중앙 처리 장치(101)와, 상기 중앙 처리 장치(101)가 어드레스 버스(103)로 출력하는 10비트의 어드레스 신호를 디코딩하여 상기 장치(13)로 출력하는 어드레스 디코더(105)와, 상기 중앙 처리 장치(101)와 상기 장치(13)의 사이에 연결되어 어드레스 버스(107)를 통해 상호간에 데이터를 전송하는 데이터 버퍼(109)를 구비한다.The computer system 11 decodes an address signal of 10 bits that the central processing unit 101 controls data transfer and the central processing unit 101 outputs to the address bus 103. And a data buffer 109 connected between the central processing unit 101 and the device 13 to transmit data to each other through the address bus 107. .
이와 같이 구성된 종래의 디코딩 회로의 일 예는 컴퓨터 시스템(11)과 장치(13)가 상호간에 소정의 데이터를 전송할 경우에 중앙 처리 장치(101)가 10비트의 어드레스 신호를 출력하게 된다.One example of the conventional decoding circuit configured as described above is that the central processing unit 101 outputs an address signal of 10 bits when the computer system 11 and the device 13 transmit predetermined data to each other.
상기 10비트의 어드레스 신호는 어드레스 디코더(103)에서 디코딩되어 장치(13)로 출력된다.The 10-bit address signal is decoded by the address decoder 103 and output to the device 13.
이 때, 중앙 처리 장치(101) 또는 장치(13)는 전송할 데이터를 출력하고, 출력한 데이터는 데이터 버퍼(105)를 통해 장치(13) 또는 중앙 처리 장치(101)로 전송된다.At this time, the central processing unit 101 or the apparatus 13 outputs data to be transmitted, and the output data is transmitted to the apparatus 13 or the central processing unit 101 through the data buffer 105.
여기서, 인텔사의 중앙 처리 장치(101)를 사용한다고 가정하고, 어셈블리어의 입력 및 출력 명령어를 예로 들면, "OUT DX, AX" 또는 "IN AX, DX"와 같이 하나의 명령어로 데이터가 전송된다.Here, it is assumed that the central processing unit 101 of Intel Corporation is used. For example, input and output instructions of an assembly language are transmitted as one instruction such as "OUT DX, AX" or "IN AX, DX".
상기 "OUT"의 명령은 중앙 처리 장치(101)에서 장치(13)로 소정의 데이터를 전송하는 것으로서 중앙 처리 장치(101)가 출력하는 10비트의 어드레스 신호 "DX"는 어드레스 디코더(103)에서 디코딩된 후 장치(13)로 출력되어 어드레스를 지정하고, 16비트의 데이터는 데이터 버퍼(105)에 저장된 후 상기 장치(13)의, 상기 어드레스 디코더(103)에서 출력되는 어드레스로 지정된 곳으로 전송된다.The "OUT" command transmits predetermined data from the central processing unit 101 to the apparatus 13, and the 10-bit address signal "DX" output by the central processing unit 101 is transmitted by the address decoder 103. After being decoded, it is output to the device 13 for addressing, and 16-bit data is stored in the data buffer 105 and transmitted to the place designated by the address output from the address decoder 103 of the device 13. do.
그리고 상기 "IN"의 명령은 장치(13)에서 중앙 처리 장치(101)로 소정의 데이터를 전송하는 것으로서 중앙 처리 장치(101)가 출력하는 10비트의 어드레스 신호 "DX"는 어드레스 디코더(103)에서 디코딩된 후 장치(13)로 출력되어 어드레스를 지정하고, 이 어드레스에 따라 장치(13)에서 출력되는 소정의 데이터가 데이터 버퍼(105)를 통해 중앙 처리 장치(101)로 전송된다.The "IN" command transmits predetermined data from the apparatus 13 to the central processing unit 101. The 10-bit address signal "DX" output by the central processing unit 101 is the address decoder 103. Is decoded at and output to the device 13 to designate an address, and according to this address, predetermined data output from the device 13 is transmitted to the central processing unit 101 through the data buffer 105.
이러한 종래의 디코딩 회로는 한 번의 명령어로 소정의 데이터를 전송할 수 있으므로 데이터의 전송 속도가 빠르다.Such a conventional decoding circuit can transmit predetermined data with one command, so that the data transfer speed is high.
그러나 중앙 처리 장치(101)에서 출력되는 10비트의 어드레스 신호를 디코딩하여 출력하므로 최대로 210=1024바이트의 영역만을 지정할 수 있는 것으로서 커다란 입력 및 출력 공간 즉, 216=65536 바이트의 공간을 필요할 경우에는 사용할 수 없는 문제점이 있었다.However, since the 10-bit address signal output from the central processing unit 101 is decoded and outputted, only a maximum of 2 10 = 1024 bytes can be designated, which requires a large input and output space, that is, 2 16 = 65536 bytes of space. There was a problem that could not be used.
도 2는 종래의 디코딩 회로의 다른 예를 보인 회로도이다.2 is a circuit diagram showing another example of a conventional decoding circuit.
여기서, 부호 20은 컴퓨터 시스템이고, 부호 23은 상기 컴퓨터 시스템(21)의 외부 또는 내부에 연결되어 상호간에 데이터를 전송하는 장치이다.Here, reference numeral 20 denotes a computer system, and reference numeral 23 denotes a device which is connected to the outside or inside of the computer system 21 and transmits data therebetween.
상기 컴퓨터 시스템(21)은, 데이터의 전송을 제어하는 중앙 처리 장치(201)와, 상기 중앙 처리 장치(201)가 어드레스 버스(203)로 출력하는 어드레스 신호를 디코딩하여 인에이블 신호(EN21)(EN23)를 선택적으로 출력하는 어드레스 디코더(205)와, 상기 인에이블 신호(EN21)에 따라 인에이블되고 상기 중앙 처리 장치(201)가 데이터 버스(207)를 통해 출력하는 어드레스 신호를 상기 장치(23)로 출력하는 어드레스 버퍼(209)와, 상기 인에이블 신호(EN23)에 따라 인에이블되고 상기 중앙 처리 장치(201)가 데이터 버스(207)를 통해 출력하는 데이터를 상기 장치(23)로 출력하는 데이터 버퍼(211)로 구성된다.The computer system 21 decodes an address signal outputted from the central processing unit 201 and the central processing unit 201 to the address bus 203 to enable the signal EN21 ( An address decoder 205 for selectively outputting EN23 and an address signal enabled according to the enable signal EN21 and outputted by the central processing unit 201 via the data bus 207 to the apparatus 23. To the device 23 for outputting the address buffer 209 outputted to the device and the data which is enabled according to the enable signal EN23 and outputted by the central processing unit 201 through the data bus 207. It consists of a data buffer 211.
이와 같이 구성된 종래의 디코딩 회로의 다른 예는 데이터를 전송할 경우에 중앙 처리 장치(201)가 어드레스 버스(203)를 통해, 어드레스 신호의 출력을 알리는 제어신호를 출력함과 아울러 데이터 버스(207)를 통해 어드레스 신호를 출력한다.According to another example of the conventional decoding circuit configured as described above, when the data is transmitted, the central processing unit 201 outputs a control signal informing of the output of the address signal through the address bus 203 and the data bus 207. Output the address signal via
그러면, 상기 어드레스 디코더(205)는 제어신호를 디코딩하여 인에이블 신호(EN21)를 출력 및 어드레스 버퍼(109)를 인에이블시키고, 상기 중앙 처리 장치(201)가 데이터 버스(207)를 통해 출력하는 어드레스 신호가 어드레스 버퍼(209)에 저장 및 장치(23)로 출력된다.Then, the address decoder 205 decodes the control signal to enable the enable signal EN21 and to enable the address buffer 109, and the central processing unit 201 outputs the data through the data bus 207. The address signal is stored in the address buffer 209 and output to the device 23.
이와 같이 하여 어드레스가 지정되면, 중앙 처리 장치(201)는 어드레스 버스(203)를 통해, 데이터의 전송을 알리는 제어신호를 출력하고, 출력한 제어신호는 어드레스 디코더(205)에서 디코딩되어 인에이블 신호(EN23)를 출력 및 데이터 버퍼(211)가 인에이블 된다.When the address is specified in this manner, the central processing unit 201 outputs a control signal informing of data transmission via the address bus 203, and the output control signal is decoded by the address decoder 205 to enable the signal. (EN23) is output and the data buffer 211 is enabled.
이 때, 중앙 처리 장치(201)가 데이터 버스(207)로 소정의 데이터를 출력하여 데이터 버퍼(211)를 통해 상기 장치(23)의, 상기 어드레스 버퍼(209)에 저장된 어드레스가 지정하는 곳으로 전송되거나 또는 상기 장치(23)의, 상기 어드레스 버퍼(209)에 저장된 어드레스가 지정하는 곳의 데이터가 데이터 버퍼(211) 및 데이터 버스(207)를 통해 중앙 처리 장치(201)로 전송된다.At this time, the central processing unit 201 outputs predetermined data to the data bus 207 to a place designated by the address stored in the address buffer 209 of the apparatus 23 through the data buffer 211. The data where it is transmitted or where the address stored in the address buffer 209 of the device 23 points is sent to the central processing unit 201 via the data buffer 211 and the data bus 207.
이러한 종래의 다른 예는 데이터 버스(207)를 통해 16비트의 어드레스를 모두 사용할 수 있으므로 커다란 입력 및 출력 공간을 확보 즉, 216=65536 바이트의 공간을 확보할 수 있다.Another example of such a conventional method can use all 16-bit addresses through the data bus 207, thereby securing a large input and output space, that is, 2 16 = 65536 bytes.
그러나 데이터를 전송할 경우에 먼저 어드레스 신호를 출력하여 저장한 후 데이터를 전송해야 된다.However, when transmitting data, it is necessary to first output and store an address signal before transmitting data.
그러므로 2회의 명령어로 데이터의 전송이 이루어지는 것으로서 데이터를 전송하는 데 상기한 일 예에 비하여 2배의 시간이 소요되어 컴퓨터 시스템의 처리 속도가 느리게 되는 문제점이 있었다.Therefore, as data is transmitted in two instructions, the data transfer takes twice as long as the above example, resulting in a slow processing speed of the computer system.
따라서 본 발명의 목적은 16비트의 어드레스를 모두 사용하면서 빠른 속도로 데이터를 전송할 수 있는 어드레스 신호 디코딩 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an address signal decoding circuit capable of transmitting data at high speed while using all 16-bit addresses.
이러한 목적을 달성하기 위한 본 발명의 어드레스 신호 디코딩 회로에 따르면, 상위 16-M비트의 어드레스 신호를 저장 및 출력하는 래치와, 하위 M비트의 어드레스 신호를 저장 및 출력하는 어드레스 버퍼를 구비한다.According to the address signal decoding circuit of the present invention for achieving the above object, a latch for storing and outputting an upper 16-M bit address signal and an address buffer for storing and outputting an address signal of lower M bits are provided.
상기 래치에는 상위 16-M비트의 어드레스 신호를 저장하고, 어드레스 버퍼에는 M비트의 어드레스 신호를 저장하여 어드레스를 지정하는 것으로서 래치에 저장한 상위 16-M비트의 어드레스 신호가 동일한 어드레스로 데이터를 전송할 경우에 어드레스 버퍼에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 1회의 동작으로 데이터를 전송한다.The upper 16-M bit address signal is stored in the latch, and the address buffer stores an M bit address signal to designate an address. The upper 16-M bit address signal stored in the latch transmits data to the same address. In this case, data is transferred in one operation of transferring data while storing the address of the lower M bit in the address buffer.
그리고 래치에 저장한 상위 16-M비트의 어드레스 신호가 상이한 어드레스로 데이터를 전송할 경우에는 래치에 상위 16-M비트의 어드레스 신호를 저장한 후 어드레스 버퍼에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 2회의 동작으로 소정의 데이터를 전송한다.When the upper 16-M bit address signal stored in the latch is used to transmit data to a different address, the upper 16-M bit address signal is stored in the latch, and then the lower M bit address is stored in the address buffer. The predetermined data is transmitted in two operations.
그러므로 본 발명에 따르면, 16비트의 어드레스 신호를 모두 사용하여 65536바이트의 커다란 입력 및 출력 공간을 확보할 수 있음은 물론 빠른 속도로 데이터를 전송할 수 있어 시스템의 처리 효율이 향상된다.Therefore, according to the present invention, a large input and output space of 65536 bytes can be secured using all 16-bit address signals, and data can be transmitted at high speed, thereby improving processing efficiency of the system.
이하, 본 발명의 어드레스 신호 디코딩 회로의 바람직한 실시 예를 보인 첨부된 도 3의 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings of Figure 3 showing a preferred embodiment of the address signal decoding circuit of the present invention will be described in detail.
도 3은 본 발명의 디코딩 회로도이다.3 is a decoding circuit diagram of the present invention.
여기서, 부호 31은 컴퓨터 시스템이고, 부호 33은 상기 컴퓨터 시스템(31)의 외부 또는 내부에 연결되어 상호간에 데이터를 전송하는 장치이다.Here, reference numeral 31 denotes a computer system, and reference numeral 33 denotes a device which is connected to the outside or inside of the computer system 31 and transmits data with each other.
상기 컴퓨터 시스템(31)은, 데이터의 전송을 제어하는 중앙 처리 장치(301)와, 상기 중앙 처리 장치(301)가 어드레스 버스(303)로 출력하는 10-M비트의 제어 신호를 디코딩하여 스위칭 신호(SW) 및 인에이블 신호(EN31,EN33)를 발생하는 어드레스 디코더(305)와, 상기 인에이블 신호(EN33)에 따라 인에이블되고 상기 중앙 처리 장치(301)가 어드레스 버스(303)로 출력하는 하위 M비트의 어드레스 신호를 저장 및 상기 장치(33)로 출력하는 어드레스 버퍼(307)와, 상기 중앙 처리 장치(301) 및 상기 장치(33)의 사이에 구비되어 16비트의 데이터를 상호간에 전송하는 데이터 버퍼(309)와, 상기 인에이블 신호(EN31)에 따라 인에이블되어 16-M비트의 어드레스 신호를 저장 및 상기 장치(33)로 출력하는 래치(311)와, 상기 중앙 처리 장치(301)에 연결된 데이터 버스(313)를 상기 스위칭 신호(SW)에 따라 스위칭시켜 상기 데이터 버퍼(309) 및 래치(311)에 선택적으로 연결하는 스위칭부(315)로 구성된다.The computer system 31 decodes a control signal of a central processing unit 301 for controlling data transfer and a 10-M bit control signal output from the central processing unit 301 to the address bus 303 to switch signals. An address decoder 305 for generating a (SW) and enable signals EN31 and EN33 and an enable signal according to the enable signal EN33 and outputted to the address bus 303 by the central processing unit 301. An address buffer 307 for storing and outputting the lower M bits of the address signal to the apparatus 33 and the central processing unit 301 and the apparatus 33 to transmit 16 bits of data to each other; A data buffer 309, a latch 311 which is enabled according to the enable signal EN31, stores and outputs a 16-M bit address signal to the device 33, and the central processing unit 301. The data bus 313 connected to the switching signal SW. By switching in accordance it consists of a switching unit 315 for selectively connecting to the data buffer 309 and a latch 311.
이와 같이 구성된 본 발명의 디코딩 회로는 컴퓨터 시스템(31)과 장치(33)가 상호간에 소정의 데이터를 전송할 경우에 중앙 처리 장치(301)가 데이터 버스(315)를 통해 16-M비트의 어드레스 신호를 출력함과 아울러 어드레스 버스(303)를 통해 10-M비트의 제어신호를 출력한다.The decoding circuit of the present invention configured as described above allows the central processing unit 301 to transmit a 16-M bit address signal through the data bus 315 when the computer system 31 and the device 33 transmit predetermined data to each other. And outputs a 10-M bit control signal through the address bus 303.
상기 출력한 10-M비트의 제어신호는 어드레스 디코더(305)에서 디코딩되어 어드레스를 선택하는 스위칭 신호(SW) 및 인에이블 신호(EN31)를 출력하게 된다.The output 10-M bit control signal is decoded by the address decoder 305 to output a switching signal SW and an enable signal EN31 for selecting an address.
상기 어드레스 디코더(305)가 출력하는 스위칭 신호(SW)에 따라 스위칭부(315)가 스위칭되어 데이터 버스(313)를 래치(311)에 연결하게 되고, 또한 상기 어드레스 디코더(305)가 출력하는 인에이블 신호(EN31)에 따라 래치(311)가 인에이블된다.The switching unit 315 is switched in accordance with the switching signal SW output from the address decoder 305 to connect the data bus 313 to the latch 311, and is output from the address decoder 305. The latch 311 is enabled according to the enable signal EN31.
그러면, 상기 중앙 처리 장치(301)가 데이터 버스(313)로 출력하는 16-M비트의 어드레스 신호가 스위칭부(315)를 통해 래치(311)에 입력되어 저장 및 장치(33)로 출력된다.Then, the 16-M bit address signal output from the central processing unit 301 to the data bus 313 is input to the latch 311 through the switching unit 315, and output to the storage and the device 33.
이와 같이 래치(311)에 16-M비트의 상위 어드레스 신호가 저장 및 장치(33)로 출력되는 상태에서 중앙 처리 장치(301)는 어드레스 버스(303)를 통해 10-M비트의 제어신호와, M비트의 어드레스 신호를 출력하게 된다.As described above, the central processing unit 301 transmits a control signal of 10-M bits through the address bus 303 while the 16-M bits of the upper address signal are stored in the latch 311 and output to the device 33. The M-bit address signal is output.
상기 어드레스 버스(303)로 출력한 10-M비트의 제어신호는 어드레스 디코더(305)에서 디코딩되어 데이터를 선택하는 스위칭 신호(SW)를 출력함과 아울러 인에이블 신호(EN33)를 출력하게 된다.The 10-M bit control signal output to the address bus 303 is decoded by the address decoder 305 to output a switching signal SW for selecting data, and to output an enable signal EN33.
그러면, 상기 인에이블 신호(EN33)에 따라 어드레스 버퍼(307)가 인에이블되어 상기 중앙 처리 장치(301)가 어드레스 버스(303)를 통해 출력하는 하위 M비트의 어드레스 신호가 어드레스 버퍼(307)에 저장 및 장치(33)로 출력되고, 스위칭 신호(SW)에 따라 스위칭부(315)가 스위칭되어 데이터 버스(313)와 데이터 버퍼(309)를 연결시키게 된다.Then, the address buffer 307 is enabled according to the enable signal EN33 so that the address signal of the lower M bits output from the central processing unit 301 through the address bus 303 to the address buffer 307. The storage and the output to the device 33, the switching unit 315 is switched in accordance with the switching signal SW to connect the data bus 313 and the data buffer 309.
따라서, 상기 래치(311)에 저장된 16-M비트 및 어드레스 버퍼(307)에 저장된 M비트의 어드레스 신호로 장치(33)의 어드레스가 지정되는 것으로 중앙 처리 장치(301)가 데이터 버스(313)로 출력하는 소정의 데이터가 스위칭부(315) 및 데이터 버퍼(309)를 통해 장치(33)의 해당 어드레스로 입력되고, 또한 장치(33)의 해당 어드레스의 16비트 데이터가 데이터 버퍼(309), 스위칭부(315) 및 데이터 버스(313)를 순차적으로 통해 중앙 처리 장치(301)로 입력된다.Thus, the central processing unit 301 is transferred to the data bus 313 by addressing the device 33 with an address signal of 16-M bits stored in the latch 311 and M bits stored in the address buffer 307. The predetermined data to be output is input to the corresponding address of the device 33 through the switching unit 315 and the data buffer 309, and 16-bit data of the corresponding address of the device 33 is switched to the data buffer 309 and the switching device. The unit 315 and the data bus 313 are sequentially input to the central processing unit 301.
이와 같은 상태에서 상위 16-M비트의 어드레스 신호는 동일하고, 하위 M비트의 어드레스 신호가 상이한 어드레스 영역과 소정의 데이터를 전송할 경우에 상기 래치(311)에는 16-M비트의 어드레스 신호를 계속 저장시켜 두고, 중앙 처리 장치(301)는 어드레스 버스(303)를 통해 10-M비트의 제어신호와, M비트의 어드레스 신호를 출력한다.In this state, when the upper 16-M bit address signals are the same and the lower M bit address signals transmit different address areas and predetermined data, the latch 311 continuously stores the 16-M bit address signal. The central processing unit 301 outputs a 10-M bit control signal and an M bit address signal through the address bus 303.
그러면, 상기한 바와 같이 상기 어드레스 버스(303)로 출력한 10-M비트의 제어신호에 따라 어드레스 디코더(305)가 데이터를 선택하는 스위칭 신호(SW) 및 인에이블 신호(EN33)를 출력하게 되고, 인에이블 신호(EN33)에 따라 어드레스 버퍼(307)가 인에이블되어 상기 중앙 처리 장치(301)가 어드레스 버스(303)를 통해 출력하는 하위 M비트의 어드레스 신호가 어드레스 버퍼(307)에 저장 및 장치(33)로 출력되며, 스위칭 신호(SW)에 따라 스위칭부(315)가 스위칭되어 데이터 버스(313)와 데이터 버퍼(309)를 연결시키게 된다.Then, as described above, the address decoder 305 outputs a switching signal SW and an enable signal EN33 for selecting data according to a control signal of 10-M bits output to the address bus 303. According to the enable signal EN33, the address buffer 307 is enabled, and the address signal of the lower M bits output by the CPU 301 through the address bus 303 is stored in the address buffer 307. Output to the device 33, the switching unit 315 is switched in accordance with the switching signal SW to connect the data bus 313 and the data buffer 309.
그러므로 상기 래치(311)에 저장된 16-M비트 및 어드레스 버퍼(307)에 저장된 M비트의 어드레스 신호로 장치(33)의 어드레스가 지정되는 것으로 중앙 처리 장치(301)와 장치(33)의 해당 어드레스의 16비트 데이터가 상호간에 전송된다.Therefore, the address of the device 33 is designated by the 16-M bit stored in the latch 311 and the M-bit address signal stored in the address buffer 307, so that the corresponding addresses of the central processing unit 301 and the device 33 are assigned. 16 bits of data are transmitted to each other.
그리고 상위 16-M비트의 어드레스 신호가 상이한 어드레스 영역과 소정의 데이터를 전송할 경우에 중앙 처리 장치(301)가 데이터 버스(315)를 통해 16-M비트의 어드레스 신호를 출력함과 아울러 어드레스 버스(303)를 통해 10-M비트의 제어신호를 출력하여 래치(311)에 저장 및 장치(33)로 출력한다.When the upper 16-M bit address signal transmits different address areas and predetermined data, the central processing unit 301 outputs the 16-M bit address signal through the data bus 315 and the address bus ( A control signal of 10-M bits is output through the 303 and stored in the latch 311 and output to the device 33.
다음에는 중앙 처리 장치(301)가 어드레스 버스(303)를 통해 10-M비트의 제어신호와, M비트의 어드레스 신호를 출력하여 하위 M비트의 어드레스 신호가 어드레스 버퍼(307)에 저장 및 장치(33)로 출력되게 하고, 스위칭부(315)가 데이터 버스(313)와 데이터 버퍼(309)를 연결시키게 한다.Next, the central processing unit 301 outputs a 10-M bit control signal and an M bit address signal through the address bus 303 so that the lower M bit address signal is stored in the address buffer 307 and the device ( 33, and the switching unit 315 connects the data bus 313 and the data buffer 309.
그러므로 상기 래치(311)에 저장된 16-M비트 및 어드레스 버퍼(307)에 저장된 M비트의 어드레스 신호로 장치(33)의 어드레스가 지정되는 것으로 중앙 처리 장치(301)와 장치(33)의 해당 어드레스의 16비트 데이터가 상호간에 전송된다.Therefore, the address of the device 33 is designated by the 16-M bit stored in the latch 311 and the M-bit address signal stored in the address buffer 307, so that the corresponding addresses of the central processing unit 301 and the device 33 are assigned. 16 bits of data are transmitted to each other.
즉, 본 발명은 래치(311)에 상위 16-M비트의 어드레스 신호를 저장하여 두고, 이 래치(311)에 저장한 상위 16-M비트의 어드레스 신호가 동일한 어드레스로 데이터를 전송할 경우에 어드레스 버퍼(307)에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 1회의 동작으로 데이터를 전송하고, 래치(311)에 저장한 상위 16-M비트의 어드레스 신호가 상이한 어드레스로 데이터를 전송할 경우에는 래치(311)에 상위 16-M비트의 어드레스 신호를 저장한 후 어드레스 버퍼(307)에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 2회의 동작으로 소정의 데이터를 전송한다.That is, the present invention stores the address signals of the upper 16-M bits in the latch 311, and the address buffer when the upper 16-M bits of the address signals stored in the latch 311 transmit data to the same address. When data is transmitted in one operation of transferring data while storing the address of the lower M bits in 307, the latch is used when the data signals of the upper 16-M bits stored in the latch 311 transmit data to different addresses. After storing the upper 16-M bit address signal in 311, the predetermined data is transferred in two operations of transferring data while storing the lower M bit address in the address buffer 307.
이상에서와 같이 본 발명에 따르면, 상위 16-M비트의 어드레스가 동일한 경우에 1회의 동작으로 16비트의 데이터를 전송하고, 상위 16-M비트의 어드레스가 상이할 경우에는 2회의 동작으로 16비트의 데이터를 전송하는 것으로서 16비트의 어드레스 신호를 모두 사용하여 65536바이트의 커다란 입력 및 출력 공간을 확보할 수 있음은 물론 빠른 속도로 데이터를 전송할 수 있어 시스템의 처리 효율이 향상되는 효과가 있다.As described above, according to the present invention, 16 bits of data are transmitted in one operation when the addresses of the upper 16-M bits are the same, and 16 bits in two operations when the addresses of the upper 16-M bits are different. By using all 16-bit address signals, large input and output space of 65536 bytes can be secured, and data can be transmitted at high speed, improving the processing efficiency of the system.
도 1은 종래의 디코딩 회로의 일 예를 보인 회로도,1 is a circuit diagram showing an example of a conventional decoding circuit;
도 2는 종래의 디코딩 회로의 다른 예를 보인 회로도,2 is a circuit diagram showing another example of a conventional decoding circuit;
도 3은 본 발명의 디코딩 회로도이다.3 is a decoding circuit diagram of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
31 : 컴퓨터 시스템 33 : 장치31: computer system 33: device
301 : 중앙 처리 장치 303 : 어드레스 버스301 central processing unit 303 address bus
305 : 어드레스 디코더 307 : 어드레스 버퍼305: address decoder 307: address buffer
309 : 데이터 버퍼 311 : 래치309: data buffer 311: latch
313 : 데이터 버스 315 : 스위칭부313: data bus 315: switching unit
SW : 스위칭 신호 EN31, EN33 : 인에이블 신호SW: Switching signal EN31, EN33: Enable signal
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980017159A KR100496479B1 (en) | 1998-05-13 | 1998-05-13 | Address signal decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980017159A KR100496479B1 (en) | 1998-05-13 | 1998-05-13 | Address signal decoding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990085027A KR19990085027A (en) | 1999-12-06 |
| KR100496479B1 true KR100496479B1 (en) | 2005-09-02 |
Family
ID=37304499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980017159A KR100496479B1 (en) | 1998-05-13 | 1998-05-13 | Address signal decoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100496479B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4306298A (en) * | 1979-10-09 | 1981-12-15 | Texas Instruments Incorporated | Memory system for microprocessor with multiplexed address/data bus |
| JPS60129854A (en) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | Address bus controller |
| JPH02126496A (en) * | 1988-11-07 | 1990-05-15 | Hitachi Ltd | Address decoder circuit |
| KR970049689A (en) * | 1995-12-29 | 1997-07-29 | 전성원 | Expansion circuits for I / O buses of IBM computers |
-
1998
- 1998-05-13 KR KR1019980017159A patent/KR100496479B1/en not_active IP Right Cessation
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| KR970049689A (en) * | 1995-12-29 | 1997-07-29 | 전성원 | Expansion circuits for I / O buses of IBM computers |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990085027A (en) | 1999-12-06 |
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