KR19990026343A - Adaptive Interface Circuitry for Serial and Serial Data Transmission - Google Patents
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Abstract
본 발명은 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로에 관한 것으로, 종래에는 가격이 비싸고, 데이터 전송을 고속으로 수행할 수 없으며, 개발 기간이 많이 걸리는 문제점이 있다. 따라서 본 발명은 호스트 시스템 측으로 부터 제공되는 리드신호(RD), 라이트신호(WR), 칩선택신호(CS)와 같은 스트로브 신호(SATROBE)와 어드레스(address)를 디코딩하여 직렬 입/출력 인터페이스부(20) 또는 병렬 입/출력 인터페이스부(30)를 동작시킬 것인가를 결정하고 회로 전체의 동작을 제어하는 컨트롤러(10)와, 상기 컨트롤러(10)에서 출력되는 칩선택신호(CS)에 의해 호스트 시스템측과 타켓 시스템측 간의 데이터(Data)를 직렬로 인터페이스 하기 위한 직렬 입/출력 인터페이스부(20)와, 상기 컨트롤러(10)에서 출력되는 칩선택신호(CS)에 의해 호스트 시스템측과 타켓 시스템측 간의 데이터를 병렬로 인터페이스 하기 위한 병렬 입/출력 인터페이스부(30)를 구성하여, 회로를 간단하게 구성하고, 호스트 시스템측에서 타켓 시스템측으로 데이터 전송을 고속으로 수행할 수 있도록 한다.The present invention relates to an adaptive interface circuit for serial-to-parallel data transmission, which is conventionally expensive, incapable of performing data transmission at high speed, and requires a long development period. Accordingly, the present invention decodes the strobe signal SATROBE and the address such as the read signal RD, the write signal WR, and the chip select signal CS provided from the host system, and the serial input / output interface unit ( 20) or a host system by a controller 10 for determining whether to operate the parallel input / output interface unit 30 and controlling the operation of the entire circuit, and a chip select signal CS output from the controller 10. The host system side and the target system side by the serial input / output interface unit 20 for serially interfacing data between the side and the target system side and the chip select signal CS output from the controller 10. By constructing a parallel input / output interface unit 30 for interfacing data in parallel, the circuit can be easily configured, and data transmission can be performed at high speed from the host system side to the target system side. Make it work.
Description
본 발명은 호스트 시스템과 타켓 시스템 사이의 속도 차이가 큰 시스템에서 데이터 전송을 쉽게 이루도록 한 인터페이스 회로에 관한 것으로, 특히 간단한 회로 구성을 구현하고 고속으로 데이터를 전송할 수 있도록 한 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로에 관한 것이다.The present invention relates to an interface circuit that facilitates data transmission in a system having a large speed difference between a host system and a target system. Particularly, the present invention is an adaptation for a serial / parallel data transmission that implements a simple circuit configuration and enables high speed data transmission. Relates to a possible interface circuit.
종래 내부회로 에뮬레이션 또는 주변회로와의 데이터 전송을 위하여 여러 가지 다양한 방법이 사용되고 있다.Conventionally, various various methods are used for data transmission with internal circuit emulation or peripheral circuits.
상기에서 내부회로 에뮬레이션중 많이 사용한 pod-based 방식이 있는데, 이는 하드웨어를 이용하여 해당 칩을 모델링하고 그 모델링한 칩으로 에뮬레이션하기 때문에 속도와 적응성 측면에서 유리하다.There is a pod-based method that is frequently used among the internal circuit emulation, which is advantageous in terms of speed and adaptability since the chip is modeled using hardware and emulated with the modeled chip.
따라서 JTAG등 스캔용 에뮬레이션에 많이 사용되고 있다.Therefore, it is widely used for scanning emulation such as JTAG.
그러나, 상기에서와 같은 종래기술의 경우 가격이 비싸고, 데이터 전송을 고속으로 수행할 수 없으며, 개발 기간이 많이 걸리는 문제점이 있다.However, in the case of the prior art as described above, there is a problem that the price is high, the data transmission cannot be performed at high speed, and the development period takes a lot.
따라서 상기에서와 같은 종래의 문제검을 해결하기 위한 본 발명의 목적은 호스트 시스템과 타켓 시스템 간의 데이터 전송을 고속으로 수행할 수 있도록 한 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로를 제공함에 있다.Accordingly, an object of the present invention to solve the conventional problem check as described above is to provide an adaptive interface circuit for serial-to-parallel data transmission to enable high-speed data transmission between the host system and the target system.
본 발명의 다른 목적은 스캔용 에뮬레이션을 효과적으로 지원할 수 있도록 한 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로를 제공함에 있다.Another object of the present invention is to provide an adaptable interface circuit for serial-to-parallel data transmission that can effectively support emulation for scanning.
본 발명의 또 다른 목적은 회로 구성을 간단히 구현하여 가격을 낮추도록 한 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로를 제공함에 있다.It is still another object of the present invention to provide an adaptable interface circuit for serial-to-parallel data transmission that allows a simple implementation of the circuit configuration to lower the cost.
도 1은 본 발명의 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로도.1 is an adaptable interface circuit diagram for the serial-to-parallel data transmission of the present invention.
도 2는 도 1에서, 직렬 입/출력 인터페이스부에 대한 회로 구성도.FIG. 2 is a circuit diagram illustrating a serial input / output interface unit in FIG. 1. FIG.
도 3은 도 1에서, 병렬 입/출력 인터페이스부에 대한 회로 구성도.FIG. 3 is a circuit diagram illustrating a parallel input / output interface unit in FIG. 1. FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 컨트롤러 20 : 직렬 입/출력 인터페이스부10: controller 20: serial input / output interface
21 : 제1제어부 22 : 송신용 레지스터21: first control unit 22: transmission register
23 : 병렬-직렬 변환기 24 : 수신용 레지스터23: parallel-to-serial converter 24: register for receiving
25 : 직렬-병렬 변환기 30 : 병렬 입/출력 인터페이스부25: serial-to-parallel converter 30: parallel input / output interface unit
31 : 제2제어부 32 : 대기상태 발생기31: second control unit 32: standby state generator
33 : 멀티플렉서 34 : 어드레스용 레지스터33: multiplexer 34: address register
35 : 증감부 36 : 데이터용 레지스터35: increase and decrease section 36: data register
상기 목적을 달성하기 위한 본 발명은 호스트 시스템 측으로 부터 제공되는 어드레스와 스트로브 신호를 디코딩하여 해당 명령을 인식하고 그 인식한 명령을 수행하는 컨트롤러와, 상기 컨트롤러의 명령에 따라 호스트 시스템측과 타켓 시스템측 간의 데이터를 직렬로 송수신하도록 하는 직렬 입/출력 인터페이스부와, 상기 컨트롤러의 명령에 따라 호스트 시스템측과 타켓 시스템측 간의 데이터를 병렬로 송수신하도록 하는 병렬 입/출력 인터페이스부를 구비한 것을 특징으로 한다.The present invention for achieving the above object is a controller for decoding the address and strobe signal provided from the host system side to recognize the command and perform the recognized command, the host system side and the target system side according to the command of the controller And a serial input / output interface unit configured to transmit and receive data serially, and a parallel input / output interface unit configured to transmit and receive data in parallel between the host system side and the target system side according to a command of the controller.
이하, 첨부한 도면에 의거하여 상세히 살펴보면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로도로서, 이에 도시한 바와 같이, 호스트 시스템 측으로 부터 제공되는 리드신호(RD), 라이트신호(WR), 칩선택신호(CS)와 같은 스트로브 신호(SATROBE)와 어드레스(address)를 디코딩하여 직렬 입/출력 인터페이스부(20) 또는 병렬 입/출력 인터페이스부(30)를 동작시킬 것인가를 결정하고 회로 전체의 동작을 제어하는 컨트롤러(10)와, 상기 컨트롤러(10)에서 출력되는 칩선택신호(CS)에 의해 호스트 시스템측과 타켓 시스템측 간의 데이터(Data)를 직렬로 인터페이스 하기 위한 직렬 입/출력 인터페이스부(20)와, 상기 컨트롤러(10)에서 출력되는 칩선택신호(CS)에 의해 호스트 시스템측과 타켓 시스템측 간의 데이터를 병렬로 인터페이스 하기 위한 병렬 입/출력 인터페이스부(30)로 구성한다.1 is an adaptable interface circuit diagram for serial and parallel data transmission of the present invention, and as shown therein, a strobe such as a read signal RD, a write signal WR, and a chip select signal CS provided from the host system side. A controller 10 for deciding whether to operate the serial input / output interface 20 or the parallel input / output interface 30 by decoding the signal SATROBE and the address and controlling the operation of the entire circuit; And a serial input / output interface unit 20 for serially interfacing data between the host system and the target system by a chip select signal CS output from the controller 10, and the controller 10. The parallel input / output interface unit 30 is configured to interface data between the host system side and the target system side in parallel by the chip select signal CS output from
그리고, 상기 직렬 입/출력 인터페이스부(20)는, 도 2에 도시한 바와같이, 컨트롤러(10)로 부터 제어신호(C1) 입력시 타켓 시스템측으로 제어신호(control)와 시스템 클럭(SCLK)을 제공하고 상기 타켓 시스템측의 상태(status)를 상기 컨트롤러(10)로 출력하는 제1제어부(21)와, 호스트 시스템측으로 부터 전송되는 병렬 데이터(Data)을 받아 저장하는 송신용 레지스터(22)와, 상기 송신용 레지스터(22)에 전달되는 병렬 데이터를 직렬 데이터(SDO)로 변화시켜 타켓 시스템측으로 전송하는 병렬-직렬 변환기(23)와, 상기 타켓 시스템측에서 입력되는 시리얼 데이터(SDI)를 병렬 데이터로 변환시켜 출력하는 직렬-병렬 변환기(25)와, 상기 직렬-병렬 변환기(25)에서 제공하는 병렬 데이터를 저장하고 있다가 호스트 시스템측으로 전달하는 수신용 레지스터(24)로 구성한다.As illustrated in FIG. 2, the serial input / output interface unit 20 transmits a control signal and a system clock SCLK to the target system when the control signal C1 is input from the controller 10. A first control unit 21 for providing and outputting the status of the target system side to the controller 10, a transmission register 22 for receiving and storing parallel data Data transmitted from the host system side; And parallel-to-serial converter 23 for converting the parallel data transferred to the transmission register 22 into serial data SDO and transmitting the same to the target system side, and serial data SDI input from the target system side in parallel. A serial-to-parallel converter 25 that converts and outputs the data, and a receiving register 24 that stores the parallel data provided by the serial-parallel converter 25 and transfers the data to the host system.
또한, 상기 병렬 입/출력 인터페이스부(30)는, 도 3에 도시한 바와같이, 컨트롤러(10)로 부터 병렬데이터 전송요구를 위한 제어신호(C2) 입력시 타켓 시스템측으로 스트로브신호(Strobe)와 버스 요구신호(Bus Request)를 전송하고 타켓 시스템측으로 부터 버스 허가신호(Bus Grant)나 대기/준비신호(Wait/ready) 입력시 컨트롤러(10)로 타켓 시스템의 상태를 알려주거나 데이터 버스(Data Bus)를 대기상태로 만들기 위한 제2제어부(31)와, 상기 호스트 시스템측에서 지정한 어드레스를 저장하는 어드레스용 레지스터(34)와, 상기 어드레스용 레지스터(34)에 어드레스 지정시 그 어드레스를 자동적으로 증가 또는 감소시키기 위한 증감부(35)와, 상기 호스트 시스템측으로 부터 지정되는 어드레스 또는 상기 증감부(35)에서 증감되는 어드레스를 선택하여 상기 어드레스용 레지스터(34)로 제공하는 멀티플렉서(33)와, 상기 호스트 시스템측과 타켓 시스템측 간의 송수신되는 데이터를 일시적으로 저장하는 데이터용 레지스터(36)로 구성한다.In addition, as shown in FIG. 3, the parallel input / output interface unit 30 has a strobe signal and a strobe signal to the target system side when the control signal C2 is input from the controller 10 for the parallel data transmission request. Transmit the bus request signal and inform the controller 10 of the status of the target system when the bus grant signal or wait / ready signal is input from the target system. ), The second control unit 31 for making the standby state, an address register 34 for storing an address designated by the host system side, and an address is automatically increased when an address is assigned to the address register 34. Or an increase / decrease section 35 for reducing, an address specified from the host system side, or an address that is increased or decreased in the increase / decrease section 35 is selected to register the address. And a multiplexer 33 provided at 34, and a data register 36 which temporarily stores data transmitted and received between the host system side and the target system side.
이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured as described in detail as follows.
호스트 시스템측에서 타켓 시스템측과 데이터 전송을 위하여 컨트롤러(10)로 리드신호(RD), 라이트신호(WR) 및 칩선택신호(CS)와 같은 스트로브 신호(Strobe)와 어드레스(address)를 제공하면, 상기 컨트롤러(10)는 그 스트로브 신호(Strobe)와 어드레스(address)를 디코딩하여 해당 명령을 인식한다.When the host system provides the strobe signal and address such as the read signal RD, the write signal WR, and the chip select signal CS to the controller 10 for data transmission with the target system side, The controller 10 decodes the strobe signal Strobe and the address to recognize the corresponding command.
인식 결과, 호스트 시스템측에서 타켓 시스템측과 직렬 데이터를 송수신하고자 원하면, 상기 컨트롤러(10)는 직렬 입/출력 인터페이스부(20)를 제어신호(C1)를 이용하여 선택하고, 병렬 입/출력 인터페이스부(30)는 선택하지 않는다.As a result of the recognition, if the host system wants to transmit / receive serial data with the target system side, the controller 10 selects the serial input / output interface unit 20 using the control signal C1, and the parallel input / output interface. The section 30 is not selected.
그러면 상기 직렬 입/출력 인터페이스부(20)는 동작가능한 상태가 되고, 병렬 입/출력 인터페이스부(30)는 동작 불가능 상태가 된다.Then, the serial input / output interface unit 20 is in an operable state, and the parallel input / output interface unit 30 is in an inoperable state.
상기 직렬 입/출력 인터페이스부(20)의 동작에 대하여 도 2에 의거하여 살펴보면, 상기 직렬 입/출력 인터페이스부(20)의 제1제어부(21)가 컨트롤러(10)로 부터 제어신호(C1)를 받으면, 상기 제1제어부(21)는 타켓 시스템측으로 제어신호(control)와 시스템 클럭(SCLK)을 제공한다.Referring to FIG. 2 for the operation of the serial input / output interface unit 20, the first control unit 21 of the serial input / output interface unit 20 receives the control signal C1 from the controller 10. When receiving the first control unit 21 provides a control signal (control) and the system clock (SCLK) to the target system side.
이렇게 제어신호(control)와 시스템 클럭(SCLK)을 제공받은 타켓 시스템측에서 자신의 상태(status)를 제1제어부(21)로 알려주면, 상기 제1제어부(21)는 상태신호(S1)로서 타켓 시스템측의 상태를 컨트롤러(10)에 알려준다.When the target system, which receives the control signal and the system clock SCLK, informs its status to the first controller 21, the first controller 21 is a status signal S1. Informs the controller 10 of the target system side.
만약 타켓 시스템측에서 데이터를 수신할 수 있는 상태라면 컨트롤러(10)는 데이터 버스(Data Bus)를 구동하고, 이에 따라 호스트 시스템측에서 데이터(Data)를 데이터 버스(Data Bus)를 통해 전송하면 송신용 레지스터(22)에서 입력받아 저장하고 있다가 병렬-직렬 컨버터(23)로 전달해준다.If the target system can receive the data, the controller 10 drives the data bus, and accordingly transmits the data through the data bus at the host system. It is received from the credit register 22, stored, and passed to the parallel-serial converter 23.
이에 따라 상기 병렬-직렬 컨버터(23)는 송신용 레지스터(22)로 부터 전달받은 병렬 데이터를 직렬 데이터(SDO)로 변화시켜 타켓 시스템측으로 전송한다.Accordingly, the parallel-serial converter 23 converts the parallel data received from the transmission register 22 into serial data SDO and transmits the serial data to the target system.
그리고 상기 타켓 시스템측에서 송신하고자 하는 상태라면, 상기 타켓 시스템측에서 직렬 데이터(SDI)를 직렬-병렬 컨버터(25)로 전달한다.If the target system side is to transmit, the target system side transmits serial data (SDI) to the serial-parallel converter 25.
이에 상기 직렬-병렬 컨버터(25)는 입력되는 직렬 데이터를 병렬 데이터로 변화시켜 수신용 레지스터(24)로 전달하고, 병렬 데이터를 수신한 수신용 레지스터(24)는 병렬 데이터를 데이터 버스(Data Bus)를 통해 호스트 시스템측으로 전달한다.Accordingly, the serial-parallel converter 25 converts the input serial data into parallel data and transfers it to the receiving register 24. The receiving register 24 receiving the parallel data transmits the parallel data to a data bus. To the host system).
이상에서와 같은 방법으로 데이터를 직렬 입/출력 인터페이스부(20)를 통하여 데이터를 송수신한다.In the same manner as described above, data is transmitted and received through the serial input / output interface unit 20.
그리고, 컨트롤러(10)에서 병렬 입/출력 인터페이스부(30)를 통하여 병렬 데이터 송수신을 요구하면, 상기 컨트롤러(10)는 직렬 입/출력 인터페이스부(20)는 동작 불가능 상태로 만들고 병렬 입/출력 인터페이스부(30)를 동작 가능한 상태로 만든다.When the controller 10 requests parallel data transmission / reception through the parallel input / output interface unit 30, the controller 10 makes the serial input / output interface unit 20 inoperable and the parallel input / output unit is disabled. The interface unit 30 is made operable.
먼저, 호스트 시스템측에서 병렬 데이터의 전송을 요구하면, 도 3에 도시한 병렬 입/출력 인터페이스부(30)의 제2제어부(31)에서 타켓 시스템측으로 라이트신호(RD)에 해당하는 스트로브 신호와 버스 요구신호(Bus Request)를 전송한다.First, when the host system requests transmission of parallel data, the strobe signal corresponding to the write signal RD is transmitted from the second control unit 31 of the parallel input / output interface unit 30 shown in FIG. 3 to the target system side. Transmit Bus Request.
상기 스트로브 신호와 버스 요구신호(Bus Request)를 받은 타켓 시스템측에서 액티브상태의 버스 허가신호(Bus Grant)를 제2제어부(31)로 출력하면, 상기 제2제어부(31)는 컨트롤러(10)로 병렬 데이터 전송할 수 있는 준비가 다 끝났음을 알리는 상태신호(S2)를 전송한다.When the target system receiving the strobe signal and the bus request signal (Bus Request) outputs an active bus grant signal (Bus Grant) to the second controller 31, the second controller 31 is connected to the controller 10. Transmits a status signal (S2) indicating that the preparation for parallel data transmission is complete.
그러면 상기 컨트롤러(10)는 데이터 버스(Data Bus)를 구동하여 호스트 시스템측으로 부터 전송되는 어드레스(address)를 멀티플렉서(33)로 전달되도록 한다.Then, the controller 10 drives a data bus to transmit an address transmitted from the host system side to the multiplexer 33.
이렇게 전달된 어드레스(address)는 멀티플렉서(33)를 통해 어드레스용 레지스터(34)로 저장되고, 그 저장된 어드레스는 타켓 시스템측에 저장될 어드레스가 된다.The address thus transferred is stored in the register 34 for an address through the multiplexer 33, and the stored address becomes an address to be stored on the target system side.
상기 어드레스가 타켓 시스템측에 전달되고 나면 데이터 버스(Data Bus)를 거쳐 호스트 시스템측에서 병렬 데이터가 데이터용 레지스터(36)를 거쳐 타켓 시스템측으로 전송된다.After the address is delivered to the target system side, parallel data is transferred from the host system side via the data bus to the target system side via the data register 36.
이렇게 하여 타켓 시스템측에 한 번 쓰고 나면 증감부(35)에 의해 어드레스가 1만큼 증가된 어드레스가 상기 멀티플렉서(33)로 전송된다.In this manner, once written to the target system side, an address whose address is increased by 1 by the increase / decrease unit 35 is transmitted to the multiplexer 33.
그러면 상기 멀티플렉서(33)는 그 1만큼 증가된 어드레스를 선택하여 어드레스용 레지스터(34)로 전송하고, 상기 어드레스용 레지스터(34)는 증가한 어드레스를 타켓 시스템측에 지정한다.The multiplexer 33 then selects the address incremented by one and sends it to the address register 34, and the address register 34 designates the increased address to the target system side.
이렇게 증가된 어드레스가 지정되면 다시 데이터용 레지스터(36)에 의해 병렬 데이터가 타켓 시스템측에 라이트된다.When this increased address is designated, parallel data is written to the target system side by the data register 36 again.
상기에서 어드레스 증가대신 감소로 지정할 수도 있다.The above may also be designated as a decrease instead of an address increase.
결국, 어드레스를 한 번쓰면 그 다음부터는 증감부(35)에 의해 계속적으로 증가되거나 감소된다.As a result, once the address is written, it is subsequently increased or decreased by the increase / decrease section 35 thereafter.
그리고, 호스트 시스템측에서 타켓 시스템측으로 부터 데이터를 읽고자할 경우에는 호스트 시스템측에서 어드레스를 지정하면, 그 지정된 어드레스로 부터 병렬 데이터가 데이터용 레지스터(36)에 전송되어 저장된다.When the host system wants to read data from the target system side and the address is designated by the host system side, parallel data is transferred to and stored in the data register 36 from the designated address.
그러면 상기 데이터용 레지스터(36)는 저장된 병렬 데이터를 데이터 버스(Data Bus)를 통해 호스트 시스템측으로 전송한다.The data register 36 then transfers the stored parallel data to the host system via a data bus.
그리고, 호스트 시스템측에서 데이터의 리드 또는 라이트를 요구했을 때 타켓 시스템측이 다른 일을 하고있을 때 대기신호(Wait)를 제2제어부(31)로 전송하면, 상기 제2제어부(31)는 그 내부에 가지고 있는 대기상태 발생기(32)는 데이터 버스(Data Bus)가 대기상태로 있도록 만들고, 상기 제2제어부(31)는 컨트롤러(10)에 잠시 대기상태를 알리는 상태신호(S2)를 전송한다.When the host system requests a read or write of data, the second control unit 31 transmits the wait signal Wait to the second control unit 31 when the target system side is doing other work. The internal state generator 32 has a data bus in a standby state, and the second controller 31 transmits a state signal S2 indicating a standby state to the controller 10 for a while. .
이에 상기 컨트롤러(10)는 호스트 시스템측에 인터럽트신호(interrupt)를 발생한 후 데이터를 전송하지 않고 대기하도록 제어한다.Accordingly, the controller 10 controls to wait without transmitting data after generating an interrupt signal to the host system.
이상에서와 같이 호스트 시스템측에서 한 번만 어드레스를 지정하고 나면 그 다음부터는 계속적으로 데이터를 리드하거나 라이트할 수 있으므로 전송속도가 아주 빠르다.As described above, once the address is specified on the host system side, data can be read or written continuously from then on, so the transmission speed is very fast.
상술한 바와 같이, 본 발명은 회로를 간단하게 구성하고, 호스트 시스템측에서 타켓 시스템측으로 데이터 전송을 고속으로 수행할 수 있다. 이에 따라 씨피유(CPU)를 이용한 실시간 개발 환경인 EVM과 MDSFMF 개발할 때 유용하게 사용된다.As described above, the present invention can simply configure the circuit and perform data transmission at high speed from the host system side to the target system side. Accordingly, it is useful when developing EVM and MDSFMF, which are real-time development environments using CPU.
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| KR (1) | KR100259345B1 (en) |
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| US11779153B2 (en) | 2019-12-11 | 2023-10-10 | The Cashmere Caveman Co, Wild Kitchens Limited | Heating table with adjustable-height grill |
| US11821635B2 (en) | 2020-09-18 | 2023-11-21 | The Cashmere Caveman Co, Wild Kitchens Limited | Table having a heating appliance |
| US11896159B2 (en) | 2019-12-11 | 2024-02-13 | The Cashmere Caveman Co, Wild Kitchens Limited | Heating table with adjustable-height grill |
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1997
- 1997-09-24 KR KR1019970048422A patent/KR100259345B1/en not_active IP Right Cessation
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