KR100223032B1

KR100223032B1 - Digital communication system

Info

Publication number: KR100223032B1
Application number: KR1019960065736A
Authority: KR
Inventors: 노예철; 주유상; 최송인
Original assignee: 정선종; 한국전자통신연구원
Priority date: 1996-12-14
Filing date: 1996-12-14
Publication date: 1999-10-01
Also published as: KR19980047260A

Abstract

본 발명은 디지털 통신 시스템에 관한 것으로, 비터비 디코더(Viterbi Decoder)와 외부 장치간의 데이터 전송시 비동기 신호를 이용하여 출력 데이터를 안전하게 전송할 수 있도록 하므로써 레지스터의 수 및 처리 부하가 감소되고, 따라서 프로세서의 처리 속도가 증가될 수 있도록 한 디지털 통신 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital communication system, which reduces the number of registers and processing load by enabling secure transmission of output data using an asynchronous signal when transferring data between a Viterbi decoder and an external device. It relates to a digital communication system that allows processing speed to be increased.

Description

Digital communication systems

본 발명은 디지털 통신 시스템에 관한 것으로, 특히 수신단의 오류 복구 디코더로 사용되는 비터비 디코더가 외부장치로부터 비동기 신호를 이용하여 출력 데이터를 제어하는 안정화 장치를 구비한 디지털 통신 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital communication system, and more particularly, to a digital communication system having a stabilization device in which a Viterbi decoder used as an error recovery decoder at a receiving end controls an output data using an asynchronous signal from an external device.

일반적으로 코드분할 다중접속(CDMA:Code Division Multiple Access)이동 통신 시스템에 사용되는 비터비 디코더는 오류복구 코드의 일종인 길쌈 부호(Convolutional code)를 디코딩하는 기법으로 에러를 포함하는 수신된 데이터를 원래의 데이터로 복구시킨다. 또한 비터비 디코더와 외부 장치간의 데이터 전송은 DMA(Direct Memory Access)방식으로 이루어진다. 그런데 DMA방식을 이용하여 데이터를 전송하기 위해서는 디코딩 된 데이터를 비터비 디코더내에 저장해야 하며, 따라서 이를 위해 많은 레지스터가 사용된다. 그러므로 이에 의해 프로세서의 부하가 증가되어 처리속도가 감속되는 문제가 발생된다.In general, the Viterbi decoder used in a code division multiple access (CDMA) mobile communication system is a technique for decoding convolutional code, which is a kind of error recovery code. Restore to the data of In addition, data transfer between the Viterbi decoder and an external device is performed by a direct memory access (DMA) method. However, in order to transmit data using the DMA method, the decoded data must be stored in the Viterbi decoder, so many registers are used for this purpose. Therefore, this causes an increase in the load on the processor and causes a problem of slowing down the processing speed.

근래에 들어 개인 휴대 통신(Personal Communication Service; PCS)시스템의 크기와 무게를 감소시키려는 연구가 진행되고 있다. 이를 위해서는 시스템내의 레지스터의 수를 감속시키고 프로세서의 비동기 신호를 이용하여 입출력 데이터를 전송해야 하는데, 이에 따른 기술의 개발이 요구된다.Recently, research has been conducted to reduce the size and weight of personal communication service (PCS) systems. This requires slowing down the number of registers in the system and transmitting the input / output data using the asynchronous signal of the processor, which requires the development of technology.

따라서 본 발명은 외부장치로부터 비동기 신호를 입력받으며 입력된 비동기 신호를 안정화된 신호로 변환하고 변환된 신호를 이용하여 레지스터부 및 메모리부가 제어되도록 하므로써 상기한 단점을 해소할 수 있는 디지털 통신 시스템을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a digital communication system capable of solving the above-mentioned disadvantages by receiving an asynchronous signal from an external device, converting the input asynchronous signal into a stabilized signal, and controlling the register unit and the memory unit using the converted signal. Its purpose is to.

상기 목적을 달성하기 위한 본 발명은 데이터를 주고받기 위한 비동기 신호를 생성하는 외부 장치와, 상기 외부 장치와 데이터를 주고받는 레지스터부와, 직렬로 입력된 데이터를 디코딩하는 비터비 디코더와, 상기 비터비 디코더로부터 수신된 데이터를 저장하는 메모리부 그리고 안정화 회로부로 구성되는 디지털 통신 시스템에 있어서, 상기 안정화 회로부는 외부 제어신호 및 내부 제어신호를 각각 입력으로 하는 제1수단과, 상기 내부 제어신호를 반전시키기 위한 인버터와, 상기 인버터를 경유한 상기 내부 제어신호 및 상기 제1수단의 출력을 각각 입력으로 하는 제2수단을 포함하여 구성되며, 상기 입력되는 외부 제어신호가 상기 내부 제어신호에 대해 비동기 신호로 입력될 때 상기 외부 제어신호를 상기 제2수단을 통해 안정화된 동기 신호로 변환하고 상기 변환된 동기 신호를 이용하여 상기 레지스터부 및 메모리부를 제어하도록 구성된 것을 특징으로 한다.The present invention for achieving the above object is an external device for generating an asynchronous signal for sending and receiving data, a register unit for sending and receiving data with the external device, a Viterbi decoder for decoding the serially input data, and the beater A digital communication system comprising a memory section for storing data received from a non-decoder and a stabilization circuit section, wherein the stabilization circuit section inverts first means for inputting an external control signal and an internal control signal, and the internal control signal; And an second means for inputting the internal control signal and the output of the first means via the inverter, respectively, wherein the input external control signal is an asynchronous signal to the internal control signal. The external control signal as a stabilized synchronization signal through the second means when input to Bright, characterized in that is configured to control the register and the memory unit using the converted synchronization signal.

제1도는 본 발명에 따른 디지털 통신 시스템을 설명하기 위한 블록도.1 is a block diagram for explaining a digital communication system according to the present invention.

제2도는 제1도를 설명하기 위한 동작신호 타이밍도.2 is an operation signal timing diagram for explaining FIG.

제3도는 제1도의 안정화 회로부의 상세 회로도.3 is a detailed circuit diagram of the stabilization circuit portion of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 외부 장치 2 : 비터비 디코더1: external device 2: Viterbi decoder

3 : 레지스터부 4 : 메모리부3: register section 4: memory section

5 : 안정화 회로부5: stabilization circuit

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제1도는 본 발명에 따른 디지털 통신 시스템을 설명하기 위한 블록도로서, 본 발명은 데이터를 주고받기 위한 비동기 신호를 생성하는 외부 장치(1), 상기 외부 장치(1)와 데이터를 주고 받는 레지스터부(3), 직렬로 입력된 데이터를 디코딩하는 비터비 디코더(2), 상기 비터비 디코더(2)로부터 수신된 데이터를 저장하는 메모리부(4) 그리고 안정화 회로부(5)로 구성되는데, 상기 안정화 회로부(5)는 상기 외부 장치(1)로부터 비동기 신호를 입력받으며 입력된 비동기 신호를 안정화된 신호로 변환하고 변환된 신호를 이용하여 상기 레지스터부(3) 및 메모리부(4)를 제어하도록 구성된다. 그러면 상기 디지털 통신 시스템이 동작되는 과정을 제2도에 도시된 타이밍도를 참조하여 설명하면 다음과 같다.1 is a block diagram illustrating a digital communication system according to the present invention. The present invention provides an external device 1 for generating an asynchronous signal for exchanging data, and a register unit for exchanging data with the external device 1. (3), a Viterbi decoder 2 for decoding data input in series, a memory unit 4 storing data received from the Viterbi decoder 2 and a stabilization circuit unit 5, wherein The circuit unit 5 is configured to receive an asynchronous signal from the external device 1, convert the input asynchronous signal into a stabilized signal, and control the register unit 3 and the memory unit 4 using the converted signal. do. The operation of the digital communication system will now be described with reference to the timing diagram shown in FIG.

한 복호 프레임의 복호를 마치고 다음 프레임의 복호를 시작하기 전에 상기 안정화 회로부(5)는 다음 복호 프레임에 필요한 정보를 상기 외부 장치(1)로부터 수신받는다. 그리고 다음 디코딩 프레임의 시작을 알리는 신호(a)가 외부로부터 수신되면 상기 비터비 디코더(2)는 이전 프레임에 복호된 데이터를 상기 외부 장치(1)로 전송하는데, 이때 상기 외부로부터 수신된 신호(c)는 신호(b)에 대하여 비동기적이고 상기 메모리부(4)로부터 상기 외부 장치(1)까지 데이터를 전송하는데 필요한 시간이 부족하기 때문에 상기 안정화 회로부(5)는 상기 신호(b)에 동기되는 신호(d 및 e)를 발생시킨다. 그리고 상기 레지스터부(3)는 상기 신호(d)를 이용하여 상기 메모리부(4)로부터 상기 외부 장치(1)로 전송할 데이터를 가져오고 상기 신호(e)가 저활성(Active Low)인 동안 외부 데이터 버스를 통해 전송하는데, 이때 상기 외부 장치(1)는 신호(d)가 저활성에서 활성(Active High)으로 변할 때 상기 데이타를 가져갈 수 있도록 충분한 시간을 확보한다. 그리고 상기 신호(d)가 저활성에서 활성으로 변할 때 상기 메모리부(4)의 주소 카운터가 증가되도록 한다.Before the decoding of one decoding frame and the decoding of the next frame are started, the stabilization circuit section 5 receives the information necessary for the next decoding frame from the external device 1. When the signal (a) indicating the start of the next decoding frame is received from the outside, the Viterbi decoder 2 transmits the data decoded in the previous frame to the external device 1, wherein the signal received from the outside ( c) is asynchronous with respect to the signal b and the stabilization circuit part 5 is synchronized with the signal b because the time required for transferring data from the memory part 4 to the external device 1 is insufficient. Generate signals d and e. The register unit 3 receives data to be transmitted from the memory unit 4 to the external device 1 using the signal d, and externally while the signal e is active low. Transmits via a data bus, whereby the external device 1 has sufficient time to take the data when the signal d changes from low activity to active high. And when the signal d changes from low activity to active, the address counter of the memory section 4 is increased.

또한 상기 신호(c)가 신호(b)에 대하여 비동기적으로 수신될 때는 상기 신호(b)에 동기된 신호를 발생시켜 상기 메모리부(4)로부터 상기 레지스터부(3)로 데이터를 가져오고, 반 클럭(Clock) 늦은 또 다른 신호를 발생시켜 상기 레지스터부(3)의 데이터를 상기 외부 장치(1)가 가져갈 수 있는 충분한 시간이 확보되도록 하므로써 메모리 주소 카운터가 증가된다. 상기 안정화 회로부(5)는 상기와 같은 방법으로 상기 신호(b)에 비동기적으로 수신된 신호(f)를 이용하여 신호(g 및 h)를 발생시킨다. 그러므로 상기 안정화 회로(5)에 의해 생성된 신호에 의해 상기 외부 장치(1)와 메모리부(4)간의 데이터 전송이 안정하게 이루어지며, 이에 의해 출력 데이터 제어의 안정화가 이루어지며 외부 장치와 메모리간의 처리 속도가 감소된다.When the signal c is received asynchronously with respect to the signal b, a signal synchronized with the signal b is generated to bring data from the memory section 4 to the register section 3, The memory address counter is incremented by generating another late clock signal to ensure sufficient time for the external device 1 to take the data in the register section 3. The stabilization circuit section 5 generates signals g and h using the signal f asynchronously received to the signal b in the same manner as described above. Therefore, data transmission between the external device 1 and the memory unit 4 is made stable by the signal generated by the stabilization circuit 5, thereby stabilizing output data control and between the external device and the memory. The processing speed is reduced.

제3도는 제1도의 안정화 회로부의 상세 회로도로서, 외부 제어신호(c) 및 내부 제어신호(b)를 각각 입력으로 하는 제1수단(11)과, 상기 내부 제어신호(b)를 반전시키기 위한 인버터(13)와, 상기 인버터(13)를 경유한 상기 내부 제어신호(b) 및 상기 제1수단(11)의 출력을 각각 입력으로 하는 제2수단(12)으로 구성된다.FIG. 3 is a detailed circuit diagram of the stabilization circuit portion of FIG. 1, in which first means 11 for inputting an external control signal c and an internal control signal b, respectively, for inverting the internal control signal b; Inverter 13 and second means 12 for inputting the internal control signal b via the inverter 13 and the output of the first means 11, respectively.

상기 입력되는 외부 제어신호(c)가 상기 내부 제어신호(b)에 대해 비동기 신호로 입력될 때 상기 외부 제어신호(c)를 상기 제2수단(12)을 통해 안정화된 동기 신호로 변환하고 상기 변환된 동기 신호를 이용하여 제1도의 상기 레지스터부(3) 및 메모리부(4)를 제어하게 된다.When the input external control signal c is input as an asynchronous signal to the internal control signal b, the external control signal c is converted into a stabilized synchronization signal through the second means 12 and the The register unit 3 and the memory unit 4 of FIG. 1 are controlled by using the converted synchronization signal.

제2도에 도시된 타이밍 도를 참조하여 보다 구체적으로 설명하면 다음과 같다.A detailed description with reference to the timing diagram shown in FIG. 2 is as follows.

제2도에서 디코딩 프레임의 시작을 알리는 신호(a)가 외부로부터 수신되면 제1도의 비터비 디코더(2)는 이전 프레임에 복호된 데이터를 외부 장치(1)로 전송하는데, 이때 상기 외부로부터 수신된 신호(c)가 신호(b)에 대하여 비동기적으로 수신되었을 때, 제3도의 안정화 회로부는 상기 신호(b)가 저활성에서 활성(Active High)으로 변할 때 신호(d 및 e)를 발생시킨다. 그리고, 상기 신호(b)가 활성에서 저활성으로 변할 때 신호(g 및 h)를 발생시켜 동기화를 이루게 된다.In FIG. 2, when a signal (a) indicating the start of a decoding frame is received from the outside, the Viterbi decoder 2 of FIG. 1 transmits the data decoded in the previous frame to the external device (1). When the received signal c is received asynchronously with respect to the signal b, the stabilization circuit of FIG. 3 generates signals d and e when the signal b changes from low activity to active high. Let's do it. In addition, when the signal (b) changes from active to low activity, signals g and h are generated to be synchronized.

그러므로, 상기 안정화 회로(5)로부터 생성된 신호, 즉 신호(d 및 e), 또는 신호(g 및 h)에 의해 상기 외부 장치(1)와 메모리부(4)간의 데이터 전송이 안정하게 이루어진다.Therefore, data transmission between the external device 1 and the memory unit 4 is made stable by the signals generated from the stabilization circuit 5, that is, the signals d and e, or the signals g and h.

상술한 바와 같이 본 발명에 의하면 외부 장치, 비터비 디코더, 메모리, 레지스터, 안정화 회로 등으로 구성되는 디지털 통신 시스템의 상기 안정화 회로를 비동기 신호에 의해 동작되도록 하여 입출력 데이터를 안정하게 제어하므로써 레지스터의 수 및 처리 부하가 감소되고, 따라서 프로세서의 처리 속도가 증가될 수 있는 효과가 있다.As described above, according to the present invention, the stabilization circuit of a digital communication system composed of an external device, a Viterbi decoder, a memory, a register, a stabilization circuit, and the like is operated by an asynchronous signal so that the number of registers can be controlled stably. And the processing load is reduced, so that the processing speed of the processor can be increased.

Claims

An external device generating an asynchronous signal for exchanging data, a register unit for exchanging data with the external device, a Viterbi decoder for decoding data input in series, and storing data received from the Viterbi decoder A digital communication system comprising a memory section and a stabilization circuit section, wherein the stabilization circuit section includes first means for inputting an external control signal and an internal control signal, an inverter for inverting the internal control signal, and the inverter. And second means for inputting the internal control signal and the output of the first means respectively, via the external control signal when the input external control signal is inputted as an asynchronous signal to the internal control signal. Is converted into a stabilized synchronization signal through the second means, and The digital communication system, characterized in that is configured to control the register and the memory unit.