KR970052813A - 게이트 절연층 형성방법 - Google Patents
게이트 절연층 형성방법 Download PDFInfo
- Publication number
- KR970052813A KR970052813A KR1019950050973A KR19950050973A KR970052813A KR 970052813 A KR970052813 A KR 970052813A KR 1019950050973 A KR1019950050973 A KR 1019950050973A KR 19950050973 A KR19950050973 A KR 19950050973A KR 970052813 A KR970052813 A KR 970052813A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- film
- gate insulating
- insulating layer
- gas
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자 제조공정 중 게이트 절연층 형성방법에 관한 것으로, 실리콘 기판에 소자분리막 형성 후 게이트 절연층을 형성하는 방법에 있어서, 상기 구조 전체 상부에 저압화학기상중착법에 의한 고온열산화막을 형성하는 제1단계; 상기 실리콘 기판과 고온열산화막 계면에 습식 열산화막을 형성하는 제2단계; 저압화학기상중착법에 의한 게이트 폴리실리콘막을 형성하는 제3단계; 및 상기 제3단계 후 질소를 이온주입한 후 열처리하는 제4단계를 포화하여 이루어지는 것을 특징으로 함으로써 기판과 게이트절연층간의 계면 불균일을 개선하고, 게이트 전극으로부터의 불순물 침투를 효과적으로 억제시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2C도는 본 발명의 일 실시예에 따른 게이트 절연막 형성과정을 나타내는 공정 단면도.
Claims (27)
- 실리콘 기판에 소자분리막 형성 후 게이트 절연층을 형성하는 방법에 있어서, 소자분리막 형성영역 외의상기 실리콘기판 상부에 실리콘옥시나이트라이드(SiXOYNZ)막을 형성하는 제1단계 상기 실리콘옥시나이트라이드(SiXOYNZ)막 상부에 산화막을 중착하는 제2단계; 및 상기 제1단계 및 제2단계 후 질소를 함유하는 가스로 열처리하여 질화물층을 형성하는 제3단계를 포함하여 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제1항에 있어서, 상기 제1단계는 웨이퍼를 저압화학기상중착 챔버에 로딩한 다음, N2O 가스를 750 내지 900℃의 온도하에서 500 내지 5000sccm 플로우시킴으로써 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제2항에 있어서, 상기 제2단계는 상기 제1단계 후 N2O가 플로우되는 상황에서 SiH4또는 DCS 가스를 플로우함으로써 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제3항에 있어서, 상기 제3단계는 상기 제2단계 후 SiH4또는 DCS 가스는 플로우하지 않고 N2O 가스만 플로우 하여 상기 SiO2막 내로 질소를 확산시킴으로써 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제4항에 있어서, 상기 제3단계 후 N2O 가스 플로우를 차단하고, SiH4가스만 플로우하여 600 내지 700℃범위에서 폴리실리콘을 인시튜(In-Situ)로 중착하는 제4단계를 더 포함하여 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제3항에 있어서, 상기 제3단계는 상기 제2단계 후 SiH4또는 DCS 가스는 플로우하지 않고 NH3가스 또는 N2O/O2가스만 플로우 하여 상기 SiO2막 내로 질소를 확산시킴으로써 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제6항에 있어서, 상기 제3단계 후, NH3가스 또는 N2O/O2가스 플로우를 차단하고, SiH4가스만 플로우하여 600 내지 700℃범위에서 폴리실리콘을 인시튜(In-Situ)로 중착하는 제5단계를 더 포하하여 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 소자분리막 형성 후 H2SO4, HCl, HF 크리닝으로 상기 실리콘기판 표면이 유기물 또는 자연산화막을 제거하는 제6단계를 더 포함하여 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 실리콘 기판에 소자분리막 형성 후 게이트 절연층을 형성하는 방법에 있어서, 상기 구조 전체 상부에 화학기상중착(CVD)법에 절연막을 형성하는 제1단계; 상기 실리콘기판과 화학기상중착법에 의한 절연막 사이에 열산화막을 형성하는 제2단계; 및 상기 실리콘기판과 열산화학과 사이에 질화막을 형성하는 제3단계를 포함하여 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제9항에 있어서, 상기 화학기상중착법에 의한 절연막은 티이오에스(Terta Ethyl Ortho Silicate) 막인 것을 특징으로 하는 게이트 절연층 형성방법.
- 제10항에 있어서, 상기 티이오에스막은 저압화학기상중착법으로 600 내지 800℃의 온도하에서 티이오에스 및 O2가스만을 플로우함으로써 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제11항에 있어서, 상기 티이오에스막은 30 내지 70Å 두께로 중착되는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제11항에 있어서, 상기 제2단계는 상기 제1단계 후 인시튜로 온도를 800 내지 900℃로 올려서 O2만을 소량 플로우시킴으로써 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제12항에 있어서, 상기 열산화막은 20 내지 50Å 두께로 형성되는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제13항에 있어서, 상기 열산화막은 TCA 또는 DCE를 2 내지 5% 포함하는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제13항에 있어서, 상기 제3단계는 상기 제2단계 후 N2O 분위기 하에서 800 내지 1000℃에서 30 내지 120분간 열처리함으로써 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제14항에 있어서, 상기 질화막은 20 내지 30Å 두께로 형성되는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제9항 내지 제17항 중 어느 한 항에 있어서, 상기 소자분리막 형성 후 H2SO4, HCl, HF 크리닝으로 상기 실리콘기판 표면의 유기물 또는 자연산화막을 제거하는 제4단계를 더 포하하여 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 실리콘 기판에 소자분리막 형성 후 게이트 절연층을 형성하는 방법에 있어서, 상기 구조 전체 상부에 저압화학기상중착법에 의한 고온열산화막을 형성하는 제1단계; 상기 실리콘기판과 고온열산화막 게면에 습식 열산화막을 형성하는 제2단계; 저압화학기상중착법에 의한 게이트 폴리실리콘막을 형성하는 제3단계; 및 상기 제3단계 후 질소를 이온주입한 후 열처리하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제19항에 있어서, 상기 제1단계는 저압화학기상중착법으로 800 내지 900℃의 온도하에서 SiH4와 N2O가스를 열분해함으로써 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제20항에 있어서, 상기 고온열산화막은 50 내지 100Å 두께로 중착되는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제20항에 있어서, 상기 제2단계는 800 내지 900℃에서 O2만으로 10초간 5 내지 초기산화시키는 과정과, TCA 또는 DCA를 O2/H2에 의해 습식산화시키는 과정을 포함하여 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제21항에 있어서, 상기 제2단계의 열산화막은 20 내지 50Å 두께로 형성되는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제19항 또는 제23항에 있어서, 상기 폴리실리콘막은 2000 내지 3000Å 두께 로 형성되는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제19항 또는 제22항에 있어서, 상기 제4단계는 질소를 도즈량 2×1015/㎠ 내지 7×1015/㎠으로 이온주입한 다음, N2O 분위기 하에서 열처리함으로써 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제25항에 있어서, 상기 열처리는 800 내지 900℃ 온도로 30 내지 60분간 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.
- 제19항 내지 제23항 중 어느 한 항에 있어서, 상기 소자분리막 형성후 H2SO4, HCl, HF 크리닝으로 상기 실리콘기판 표면의 유기물 또는 자연산화막을 제거하는 제5단계를 더 포함하여 이루어지는 것을 특징으로 하는 게이트 절연층 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950050973A KR100226214B1 (ko) | 1995-12-16 | 1995-12-16 | 반도체소자의게이트 절연막 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950050973A KR100226214B1 (ko) | 1995-12-16 | 1995-12-16 | 반도체소자의게이트 절연막 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970052813A true KR970052813A (ko) | 1997-07-29 |
KR100226214B1 KR100226214B1 (ko) | 1999-10-15 |
Family
ID=19440761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950050973A KR100226214B1 (ko) | 1995-12-16 | 1995-12-16 | 반도체소자의게이트 절연막 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100226214B1 (ko) |
-
1995
- 1995-12-16 KR KR1019950050973A patent/KR100226214B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100226214B1 (ko) | 1999-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100415523B1 (ko) | 반도체 장치 형성 방법 | |
JP4340830B2 (ja) | 半導体装置のゲート絶縁膜形成方法 | |
KR930006821A (ko) | 감소된 저항률을 갖는 개량된 다결정 실리콘막을 포함하는 반도체 디바이스 제조방법 | |
JPH10189579A (ja) | 半導体装置の製造方法 | |
KR100482751B1 (ko) | 반도체 소자의 제조 방법 | |
JP4573921B2 (ja) | 半導体装置の製造方法 | |
KR100280809B1 (ko) | 반도체 소자의 접합부 형성 방법 | |
US5830802A (en) | Process for reducing halogen concentration in a material layer during semiconductor device fabrication | |
KR970052813A (ko) | 게이트 절연층 형성방법 | |
JP4299393B2 (ja) | 半導体装置の製造方法 | |
US5877073A (en) | Modified poly-buffered locos forming technology avoiding the positive charge trapping at the beak of field oxide | |
JPS6146069A (ja) | 半導体装置の製造方法 | |
KR100277855B1 (ko) | 반도체 소자의 게이트 전극 형성 방법_ | |
GB2307790A (en) | Method of removing defects from semiconductor devices. | |
KR100705175B1 (ko) | Mos 구조 형성 방법 | |
JP2681281B2 (ja) | Mis電界効果半導体装置の製造方法 | |
KR100332124B1 (ko) | 반도체소자의게이트전극형성방법 | |
KR100799057B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
KR100223275B1 (ko) | 반도체 소자의 폴리실리콘층 형성방법 | |
KR100380275B1 (ko) | 반도체 소자의 게이트 절연막 형성방법 | |
JPH1197439A (ja) | 半導体装置及びその製造方法 | |
TW531844B (en) | Method to prevent the ion byproduct leakage in spacer | |
JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
KR101048890B1 (ko) | 반도체 소자의 커패시터 형성 방법 | |
TW521329B (en) | Method of forming a MOS transistor with improved threshold voltage stability |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
AMND | Amendment | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |