Claims (9)
반도체 소자의 콘택홀 제조방법에 있어서, 실리콘 기판 상부에 소자간 분리를 위한 펄드 산화막과, 게이트 산화막을 차례로 형성하는 단계와, 상기 게이트 산화막의 상부로 다결정실리콘, 제1산화막, 질화막, 제2산화막을 차례로 형성하는 단계와, 상기 게이트 산화막 상부에 형성된 상기 각층들을 식각하여 게이트를 형성하는 단계와, 전체구조 상부에 이온주입공정을 통해 소스/드레인 접합을 형성하는 단계와, 전체구조 상부에 산화막을 증착하여 평탄화하는 단계와, 상기 평탄화 산화막 상부에 소정 두께의 감광막을 형성하고 콘택홀을 형성할 부분의 감광막을 제거하는 단계와, 상기 감광막 패턴을 이용하여 식각 선택비를 갖는 조건으로 상기 평탄화 산화막을 식각하는 단계와, 감광막을 제거하는 단계와, 전체구조 상부에 스페이서 형성용 산화막을 형성하는 단계와, 상기 스페이서 형성용 산화막을 식각하여 노출된 콘택홀의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.A method for manufacturing a contact hole in a semiconductor device, comprising: forming a pulse oxide film and a gate oxide film on the silicon substrate in order to separate the devices, and forming polycrystalline silicon, a first oxide film, a nitride film, and a second oxide film on top of the gate oxide film. Forming a gate in order to form a gate by etching each of the layers formed on the gate oxide layer, forming a source / drain junction through an ion implantation process on the entire structure, and forming an oxide film on the entire structure. Depositing and planarizing, forming a photoresist film having a predetermined thickness on the planarization oxide film, removing a photoresist film at a portion where a contact hole is to be formed, and using the photoresist pattern, the planarization oxide film under conditions having an etching selectivity. Etching, removing the photoresist, and forming an oxide layer on the entire structure Forming, and a method of forming a contact hole of a semiconductor device comprising the steps of forming a spacer on the side wall spacers formed of etching the oxide layer to expose contact hole for.
제1항에 있어서 상기 산화막 스페이서를 형성하기 전에 노출된 질화막을 식각하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein the exposed nitride film is etched before the oxide spacer is formed.
제1항에 있어서 상기 스페이서 형성시 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein the spacer is formed of a nitride film when forming the spacer.
제1항에 있어서 상기 게이트 산화막의 두께는 30Å~200Å으로 하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein the gate oxide layer has a thickness of about 30 kPa to about 200 kPa.
제1항에 있어서 상기 제1산화막과 제2산화막의 형성온도를 700℃~850℃로 하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein the formation temperature of the first oxide film and the second oxide film is 700 ° C. to 850 ° C. 7.
제1항에 있어서 상기 제1산화막과 제2산화막의 두께는 50Å~200Å으로 하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein the first oxide film and the second oxide film have a thickness of 50 kPa to 200 kPa.
제1항에 있어서 상기 식각 방지막으로 질화막 대신 다결정실리콘 또는 실리사이드 중 하나를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein one of polysilicon and silicide is used instead of the nitride layer as the etch stop layer.
제1항에 있어서 상기 제1산화막 형성공정은 생략되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein the forming of the first oxide layer is omitted.
제1항에 있어서 상기 제2산화막의 형성공정은 생략되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.The method of claim 1, wherein the forming of the second oxide layer is omitted.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.