Claims (4)
플래쉬 메모리 장치에 있어서, 워드라인 및 Y-디코드신호를 입력으로 하는 패스트랜지스터에 의해 콘트롤 되는 메모리셀의 프로그램 상태를 검증하는 다수의 센스앰프와, 상기 센스앰프에 의해 검증되 결과에 따라네가티브의 클럭펄스를 생성하는 다수의 반전된 딜레이회로 및 낸드게이트와, 상기 네가티브의 클럭펄스를 포지티브의 클럭펄스로 생성하기 위한 앤드게이트, 인버터 및 전압레벨 쉬프트 회로와, 상기 전압레벨 쉬프트 회로의 출력을 입력으로 하는 다수의 래치회로와, 상기 다수의 래치회로의 데이타를 각각 입력으로 하며 노드 및 프로그램 펄스 입력단자간에 직렬 접속되는 다수의 패스트랜지스터와, 상기 노드 및 전원단자 V1간에 접속되며 최종 래치회로의 데이타를 입력으로 하는 패스트랜지스터와, 상기 노드으 데이타를 입력으로 하며 프로그램시 드레인 전압원 및 Y-디코더신호를 입력으로 하는 패스트랜지스터간에 접속되는 패스트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.A flash memory device comprising: a plurality of sense amplifiers for verifying a program state of a memory cell controlled by a fast transistor receiving a word line and a Y-decode signal, and a negative clock according to a result verified by the sense amplifier. A plurality of inverted delay circuits and NAND gates for generating pulses, and gates, inverters and voltage level shift circuits for generating the negative clock pulses as positive clock pulses, and outputs of the voltage level shift circuits as inputs. A plurality of latch circuits, data of the plurality of latch circuits as inputs, and a plurality of fast transistors connected in series between a node and a program pulse input terminal, and data between the node and the power supply terminal V1 and the data of the final latch circuit. A fast transistor to be input and data of the node as input Said flash memory device characterized in that the configuration program, when the drain voltage source and Y- decoders signal to a pass transistor connected between the pass transistor to the input.
제1항에 있어서, 상기 너드 및 전원단자 V1간에 접속되며 래치회로의 데이타를 입력으로 하는 패스트랜지스터는 최종 래치회로의 데이타가 입력될 때 제어될 수 있도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.2. The flash memory device according to claim 1, wherein the fast transistor connected between the nud and the power supply terminal V1 and inputting data of the latch circuit is configured to be controlled when data of the final latch circuit is input.
제1항에 있어서, 상기 다수의 래치회로는 전압 레벨 쉬프트회로의 출력신호에 따라 단계적으로 래치되도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.2. The flash memory device of claim 1, wherein the plurality of latch circuits are configured to be latched in stages according to an output signal of a voltage level shift circuit.
제1항에 있어서, 상기 프로그램시 드레인 전압원은 다수의 래치회로 및 센스앰프의 데이타에 의해 상기 메모리셀의 드레인 전극으로 프로그램시 드레인 전압이 공급되도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.The flash memory device of claim 1, wherein the drain voltage source is configured to supply a drain voltage to the drain electrode of the memory cell by data of a plurality of latch circuits and sense amplifiers.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임※ Note: The disclosure is based on the initial application.