Claims (3)
리프레시 사이클을 필요로 하는 반도체 메모리 장치에 있어서, 로우어드레스 신호와 셀프 리프레시 신호를 입력신호로 하여 입력신호로 부터 데이터 보유 모드에서의 리프레시 실행 회수를 단축시키는 리프레시 사이클 제어수단과, 셀프 리프레시 신호와 클럭 인에이블 신호를 입력신호로 하여 입력신호로 부터 데이터 보유 모드일 때 워드라인외 부스팅 레벨을 높여주는 워드라인 부스팅 레벨 생성수단과, 메모리 셀 어레이 및 주변 회로를 포함한 메모리 수단으로 이루어지는 것을 특징으로 하는 데이터 보유 모드에서의 리프레시 단축 회로를 갖춘 반도체 메모리 장치.A semiconductor memory device requiring a refresh cycle, comprising: a refresh cycle control means for shortening the number of refresh executions in a data retention mode from an input signal using a low address signal and a self refresh signal as input signals, a self refresh signal, and a clock; Data comprising a word line boosting level generating means for increasing the boost level other than the word line in the data holding mode using the enable signal as an input signal, and memory means including a memory cell array and peripheral circuits. A semiconductor memory device having a refresh short circuit in the retention mode.
제1항에 있어서, 상기한 리프레시 사이클 제어 수단은 셀프 리프레시 신호선에 입력 단자가 연결된 제1인버터와, 로우 어드레스의 최상위 비트라인과 제1인버터의 출력 단자에 각각의 입력단자가 연결된 제1NAND계이트와, 로우 어드레스 라인의 상보 최상위 비트라인과 제1인버터의 출력단자에 각각의 입력단자가 연결된 제1NAND게이트와, 제1NAND게이트의 출력단자에 입력단자가 연결된 제2인버터와, 제2NAND게이트의 출력단자에 입력단자가 연결된 제3인버터로 이루어지는 것을 특징으로 하는 데이터 보유 모드에서의 리프레시 단축 회로를 갖춘 반도체 메모리 장치.The refresh cycle control means according to claim 1, wherein the refresh cycle control means comprises: a first inverter having an input terminal connected to a self refresh signal line; And a first NAND gate having respective input terminals connected to the complementary most significant bit line of the row address line and an output terminal of the first inverter, a second inverter having an input terminal connected to the output terminal of the first NAND gate, and an output of the second NAND gate. A semiconductor memory device having a refresh short-circuit circuit in a data retention mode, characterized in that it comprises a third inverter having an input terminal connected to the terminal.
제1항에 있어서, 상기한 워드라인 부스팅레벨 생성수단은, 셀프 리프레시 신호선에 연결된 제4인버터와, 클럭 인에이블 신호선에 연결된 제5인버터와, 제5인버터에 연결된 제6인버터와, 셀프 리프레시 신호선과 제4인버터의 출력단자 사이에 제어단자가 연결된 제6인버터의 출력 단자에 입력단자가 연결된 트랜스미션 게이트와, 제4인버터의 출력단자에 게이트 단자가 연결되고 전원전압에 드레인 단자가 연결되고 트랜스미션 게이트의 출력단자에 소오스 단자가 연결된 제1전계효과 트랜지스터와, 전원전압에 드레인 단자가 연결되고 트랜스미션 게이트의 출력단자에 게이트 단자와 소오스 단자가 연결된 제2전계효과 트랜지스터와, 트랜스미션 게이트의 출력단자에 한쪽단자가 연결된 제1모스 커패시터와, 제6인버터의 출력단자와 제1모스 커패시터의 다른 한쪽단자 사이에 연결된 제2모스 커패시터와, 전원전압에 드레인 단자가 연결되고 프리 차아지 신호선에 게이트 단자가 연결되고 제1, 제2모스 커패시터의 접속점에 소오스 단자가 연결된 제3전계효과 트랜지스터와, 제1 제2모스 커패시터의 접속점에 드레인 단자가 연결되고 전원전압에 소오스 단자가 연결되고 출력 디스에이블 신호선에 게이트 단자가 연결된 제4전계효과 트랜지터로 이루어지는 것을 특징으로 하는 데이터 보유 모드에서의 리프레시 단축 회로를 갖춘 반도체 메모리 장치.The method of claim 1, wherein the word line boosting level generating means comprises: a fourth inverter connected to the self refresh signal line, a fifth inverter connected to the clock enable signal line, a sixth inverter connected to the fifth inverter, and a self refresh signal line A transmission gate having an input terminal connected to an output terminal of a sixth inverter connected to a control terminal between the output terminal of the fourth inverter and a fourth inverter, a gate terminal connected to an output terminal of the fourth inverter, a drain terminal connected to a power supply voltage, and a transmission gate A first field effect transistor having a source terminal connected to the output terminal of the first field effect transistor, a second field effect transistor having a drain terminal connected to the power supply voltage and a gate terminal and a source terminal connected to the output terminal of the transmission gate, and one output terminal of the transmission gate. A first MOS capacitor connected to a terminal, an output terminal of the sixth inverter, and a first MOS capacitor A second MOS capacitor connected between the other terminal, a third field effect transistor having a drain terminal connected to a power supply voltage, a gate terminal connected to a precharge signal line, and a source terminal connected to a connection point of the first and second MOS capacitors; And a fourth field effect transistor having a drain terminal connected to a connection point of the first second MOS capacitor, a source terminal connected to a power supply voltage, and a gate terminal connected to an output disable signal line. Semiconductor memory device with short circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.