KR970031691A - 전전자 교환기에 있어서 프로세서간 통신망 구조(ipc network architecture in the full electronic switching system) - Google Patents

전전자 교환기에 있어서 프로세서간 통신망 구조(ipc network architecture in the full electronic switching system) Download PDF

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Abstract

본 프로세서간 통신망 구조는 전전자 교환기에 있어서 프로세서간 통신을 위하여 각 서브시스템당 할당되어 있던 INDA보드를 사용하지 않고 IPC망을 형성하기 위한 것으로써, 본 구조는 중앙제어서브시스템(CCS), 정합교환 서브시스템(INS) 및 정합교환서브시스템(ASSOO~54)간의 프로세서간 통신이 이루어지도록 각 서브시스템들과 이중화구조로 연결된 대용량 연결통신유니트(HIPCU); 이중화구조로 서브시스템들(CCS, INS, ASSOO~54)의 쉘프(Shelf)로 구성되는 4노드 보드 회로팩(FNDA)을 포함하도록 구성된다. 따라서 종전에 비해 IPC경로를 단축하였읕 뿐만아니라 IPC노드관리를 용이하게 하는 효과가 있다.

Description

전전자 교환기에 있어서 프로세서간 통신망 구조(IPC NETWORK ARCHITECTURE IN THE FULL ELECTRONIC SWITCHING SYSTEM)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 전전자 교환기에 있어서 프로세서간 통신망 구성도.
제4도는 제3도와 같은 통신망에 따른 전전자 교환기 내의 구체적인 하드웨어 구성도.

Claims (4)

  1. 중앙제어서브시스템(CCS), 정합교환서브시스템(INS), 다수의 정합교환서브시스템(ASSOO~54)을 구비한 전전자 교환기의 프로세서간 통신망 구조에 있어서, 상기 중앙제어서브시스템(CCS), 정합교환 서브시스템(INS) 및 정합교환서브시스템(ASSOO~54)간의 프로세서간 통신이 이루어지도록 각 서브시스템들과 이중화구조로 연결된 대용량 연결통신유니트(321, HIPCU); 이중화구조로 상기 서브시스템들(CCS, INS, ASSOO∼54)의 쉘프(Shelf)로구성되는 4노드 보드 회로팩(331,341,FNDA)을 포함하는 것을 특징으로 하는 전전자 교환기에 있어서 프로세서간 통신망 구조.
  2. 제1항에 있어서, 상기 대용량 연결통신유니트(321, HIPCU)는 각 서브시스템들과 이중화로 연결될 수 있는 8개의 노드를 구비한 대용량프로세서간 보드 회로팩(HINA)을 적어도 7개 이상 구비하는 것을 특징으로 하는 전전자 교환기에 있어서 프로세서간 통신망 구조.
  3. 제1항 또는 제2항에 있어서, 상기 4노드 보드 회로팩(FNDA)은 각 서브시스템별로 이중화구조로 구성되어 있는 메인프로세서(MP)와 연결하기 위한 노드, 각 서브시스템의 입출력프로세서(IOP)와 연결하기 위한 노드, 게이트웨이노드, 각 서브시스템에 이중화구조로 구성되어 있는 주변프로세서(PP)와 연결하기 위한 노드로 구성되는 것을 특징으로 하는 전전자 교환기에 있어서 프로세서간 통신망 구조.
  4. 제3항에 있어서, 상기 4노드 보드 회로팩(FNDA)은 상기 주변프로세서와 글로벌버스를 통해 연결되도록 구성되는 것을 특징으로 하는 전전자 교환기에 있어서 프로세서간 통신망 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020067310A (ko) * 2001-02-16 2002-08-22 주식회사 리더컴 통신시스템의 프로세서간 통신을 이용한 셀프 운용장치 및그 방법

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