KR970029028A - Digital signal processor - Google Patents
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Abstract
메모리와 외부 레지스터를 공통의 데이터 버스를 통하여 엑세스함으로써 효율적이 외부 레지스터의 액세스를 가능하게 하는 개선된 디지털 시그널 프로세서에 관한 것이다.An improved digital signal processor enables efficient access of external registers by accessing memory and external registers through a common data bus.
본 발명에 따른 디지털 시그널 프로세서는 복수의 메모리와 외부 레지스터를 액세스하는 디지털 시그널 프로세서에 있어서, 복수의 메모리 중의 하나와 외부 레지스터를 액세스하는 공통 데이터 버스; 외부 레지스터와 데이터 버스를 공유하는 메모리에 어드레스 신호, 리드/라이트 인에이블 신호를 인가하고, 공통 데이터 버스로부터의 데이터를 인터페이스하는 메모리 인터페이스부; 및 외부 레지스터에 어드레스 신호, 리드/라이트 인에이블 신호를 인가하고, 공통 데이터 버스로 부터의 데이터를 인터페이스하는 외부 레지스터 인터페이스부를 포함함을 특징으로 한다.A digital signal processor in accordance with the present invention comprises a digital signal processor for accessing a plurality of memories and external registers, comprising: a common data bus for accessing one of the plurality of memories and an external register; A memory interface unit for applying an address signal and a read / write enable signal to a memory sharing a data bus with an external register and interfacing data from a common data bus; And an external register interface unit for applying an address signal and a read / write enable signal to an external register and interfacing data from a common data bus.
본 발명에 따른 디지털 시그널 프로세서는 공통의 데이터 버스를 통하여 램메모리와 외부 레지스터를 액세스하게 함으로써 핀 수를 줄이는 효과를 갖는다.The digital signal processor according to the present invention has the effect of reducing the number of pins by allowing access to the RAM memory and external registers through a common data bus.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.
제2도는 본 발명에 따른 디지털 시그널 프로세서의 구조를 보이는 도면이다.2 is a diagram showing the structure of a digital signal processor according to the present invention.
제3도는 제2도에 도시된 장치에 있어서 외부 레지스터를 액세스하는 동작을 보이는 타이밍도이다.3 is a timing diagram showing an operation of accessing an external register in the apparatus shown in FIG.
제4도는 제2도에 도시된 장치에 있어서 램메모리를 액세스하는 동작을 보이는 타이밍도이다.4 is a timing diagram showing an operation of accessing a RAM memory in the apparatus shown in FIG.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040722A KR970029028A (en) | 1995-11-10 | 1995-11-10 | Digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040722A KR970029028A (en) | 1995-11-10 | 1995-11-10 | Digital signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970029028A true KR970029028A (en) | 1997-06-26 |
Family
ID=66587259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950040722A KR970029028A (en) | 1995-11-10 | 1995-11-10 | Digital signal processor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970029028A (en) |
-
1995
- 1995-11-10 KR KR1019950040722A patent/KR970029028A/en not_active Application Discontinuation
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| WITN | Withdrawal due to no request for examination |