Claims (2)
시스템 CPU, 인덱스레지스터(IR), 데이타 레지스터(DR)를 포함하여 VGA를 사용하는 컴퓨터 시스템에 있어서, 상기 컴퓨터 시스템에는 VGA의 입출력포트를 CPU가 액세스 할 때 상기 인덱스레지스터(IR)와 데이타 레지스터(DR)를 입출력포트 어드레스 1개만으로 액세스가 가능케 한 VGA의 입출력 포트 액세스 회로(1)가 구비되어진 구성을 특징으로 하는 VGA의 입출력 포트 액세스 회로.In a computer system using a VGA including a system CPU, an index register (IR) and a data register (DR), the computer system includes the index register (IR) and a data register (IR) when the CPU accesses an input / output port of the VGA. A VGA input / output port access circuit, characterized in that a VGA input / output port access circuit (1) is provided for allowing DR to be accessed with only one input / output port address.
제1항에 있어서, 상기 VGA의 입출력포트 액세스 회로(1)는 시스템 CPU측에서의 입출력포트 액세스의 기입 명령 신호를 분주시켜 명령이네이블신호를 내보내는 명령신호 타이밍부(11)와, 상기 CPU측의 기입명령신호와 독출명령신호를 부정논리합하여 순서기억논리에 보내고 상기 CPU측 데이타 및 어드레스를 단계별로 디코딩하는 제1,2 디코더로직과 상기 제1,2디코더로직의 출력을 부정논리합하는 게이트를 포함한 DA(데이타/어드레스) 클럭발생부(12) 및 상기 CPU측의 데이타 및 어드레스를 기입독출 명령과 함께 일시기억하는 플립플롭으로 부터 이어진 인덱스레지스터(IR)와, 상기 명령신호타이밍부의 출력과 클럭발생부의 출력을 부정 논리곱하는 게이트와 데이타 스트로브 발생부측의 출력과 명령신호 타이밍부측 출력을 논리곱하여 인덱스레지스터에 보내는 논리곱게이트로된 신호조합부(14) 및, 상기 신호조합부측 출력과 기입명령신호, 리세트신호로 데이타 레지스터 스트로브 펄스를 제공하는 데이타레지스터스트 로브발생부(13)와, 상기 데이타 및 어드레스의 일시기억 플립플롭으로부터 소정데이타를 일시기억하며 입출력포트로 데이타 레지스터 출력을 내보내는 데이타 레지스터(DR) 및 상기 인덱스레지스터(IR)의 출력을 디코딩하여 상기 명령신호 타이밍부(11) 출력과 데이타레지스터 스트로브부(13)출력을 논리곱하여 데이타 레지스터(DR)로 보내는 데이타 레지스터 기입 이네블발생부(15)와를 일체로 포함하는 구성으로 된 것을 특징으로 하는 VGA의 입출력 포트 액세스 회로.2. The VGA input / output port access circuit (1) according to claim 1, wherein the VGA input / output port access circuit (1) divides a write command signal for input / output port access on the system CPU side and outputs a command enable signal and a write on the CPU side. A DA including first and second decoder logics that negate a command signal and a read command signal to sequential memory and decode the CPU side data and addresses step by step and a gate that negates and logically output the outputs of the first and second decoder logics. (Data / Address) The clock generator 12 and the index register IR connected from a flip-flop for temporarily storing the data and address of the CPU side together with a write read command, the output of the command signal timing unit, and the clock generator unit. The AND gate of the output is negatively multiplied, the output of the data strobe generator section, and the output of the command signal timing section are logically multiplied to the index register. Is a logical combination gate signal combination section 14, a data register strobe generation section 13 that provides a data register strobe pulse as an output, write command signal, and reset signal on the signal combination section side, and the data and address. Temporary memory Decodes the data register DR and the output of the index register IR, which temporarily store the predetermined data from the flip-flop and output the data register output to the input / output port, thereby outputting the command signal timing section 11 and the data register strobe. A VGA input / output port access circuit comprising a data register writing enable generation unit (15) integrally multiplying the output of the sub (13) to a data register (DR).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.