KR0146194B1 - Ram access device of hard disk controller - Google Patents

Ram access device of hard disk controller

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KR0146194B1 KR1019950000179A KR19950000179A KR0146194B1 KR 0146194 B1 KR0146194 B1 KR 0146194B1 KR 1019950000179 A KR1019950000179 A KR 1019950000179A KR 19950000179 A KR19950000179 A KR 19950000179A KR 0146194 B1 KR0146194 B1 KR 0146194B1
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김광호
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Abstract

데이터래치 클럭신호가 입력되면 순차적으로 램 어드레스 상위비트, 램 어드레스 중위비트, 램 데이터를 출력하는 제1 레지스터(21)와, 어드레스래치 클럭신호가 입력되면 순차적으로 AH 레지스터 어드레스, AM 레지스터 어드레스, 램 어드레스 하위비트를 출력하는 제2 레지스터(22)와, 제2 레지스터로부터 입력되는 AH 레지스터 어드레스, AM 레지스터 어드레스에 따라 AH 레지스터와 AM 레지스터를 인에이블시키기 위한 신호를 출력하는 디코더(23)와, 디코더의 출력신호를 시스템 클럭 신호와 동기시키기 위한 다수개의 논리곱 수단(G21~G24)과, 디코더에 의해 인에이블되면 제1 레지스터로부터 입력되는 램 어드레스 상위비트를 저장하는 AH 레지스터(25)와, 디코더에 의해 인에이블되면 제1 레지스터로부터 입력되는 램 어드레스 중위비트를 저장하 AM 레지스터(26)와, 멀티플렉서 선택신호가 입력되면 제1 레지스터로부터 입력되는 램 데이터를 출력하는 제1 멀티플렉서(28)와, 멀티플렉서 선택신호가 입력되면 제2 레지스터로부터 입력되는 램 어드레스 하위비트를 출력하는 제2 멀티플렉서(29)로 구성되며, 3 사이클에 걸쳐 램을 액세스함으로써 램 액세스 시간을 단축시킬 수가 있는 하드 디스크 컨트롤러의 램 액세스 장치를 제공한다.When the data latch clock signal is input, the first register 21 which outputs the RAM address upper bit, the RAM address middle bit, and RAM data sequentially, and when the address latch clock signal is input, the AH register address, AM register address, RAM A second register 22 for outputting the address lower bits, a decoder 23 for outputting signals for enabling the AH register and the AM register according to the AH register address and AM register address inputted from the second register; A plurality of logical multiplication means (G21 to G24) for synchronizing the output signal with the system clock signal, an AH register (25) for storing the upper bits of the RAM address input from the first register when enabled by the decoder, and the decoder AM register to store the RAM address significant bits input from the first register when enabled by (26), a first multiplexer 28 for outputting RAM data input from the first register when the multiplexer selection signal is input, and a first outputting RAM address low bit input from the second register when the multiplexer selection signal is inputted; It provides a RAM access device of a hard disk controller, which consists of two multiplexers 29, which can shorten RAM access time by accessing RAM over three cycles.

Description

하드 디스크 컨트롤러의 램 액세스 장치RAM access unit in the hard disk controller

제1도는 종래의 하드 디스크 컨트롤러의 램 액세스 장치의 상세 회로도이고,1 is a detailed circuit diagram of a ram access device of a conventional hard disk controller,

제2도는 이 발명의 실시예에 따른 하드 디스크 컨트롤러의 램 액세스 장치의 상세 회로도이다.2 is a detailed circuit diagram of the RAM access device of the hard disk controller according to the embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11,21 : 제1 레지스터 12,22 : 제2 레지스터11,21: first register 12,22: second register

13,23 : 디코더 14,24 : 제3 레지스터13,23: decoder 14,24: third register

15,25 : AH 레지스터 16,26 : AM 레지스터15,25: AH register 16,26: AM register

17,27 : AL 레지스터 28,29 : 멀티플렉서17,27: AL Register 28,29: Multiplexer

G21~G24 : AND 게이트G21 ~ G24: AND gate

이 발명은 하드 디스크 컨트롤러의 램 액세스 장치에 관한 것으로서, 더욱 상세하게 말하자면 3 사이클에 걸쳐 램을 액세스함으로써 램 액세스 시간을 단축시킬 수가 있는 하드 디스크 컨트롤러의 램 액세스 장치에 관한 것이다.The present invention relates to a RAM access device of a hard disk controller, and more particularly, to a RAM access device of a hard disk controller that can shorten RAM access time by accessing RAM over three cycles.

하드 디스크 드라이브(Hard Disc Drive, HDD)는 대용량화, 액세스 고속화, 컴팩트화 등에 있어서 획기적인 발전을 거듭하면서 컴퓨터 시스템의 보조 기억장치로서 확고한 위치를 점령하고 있다.Hard disk drives (HDDs) have occupied a firm position as auxiliary storage devices of computer systems, with breakthroughs in large capacity, access speed, and compactness.

하드 디스크 컨트롤러는 내부 레지스터를 이용함으로써 램(RAM, Random Access Memory)을 액세스할 수가 있다. 즉, 하드 디스크 컨트롤러가 램을 액세스하고자 하는 경우에는, 하드 디스크 컨트롤러 내부의 레지스터에 램 어드레스와 램 데이터를 기록한 후에, 레지스터의 출력을 사용함으로써 램을 액세스할 수가 있다.Hard disk controllers can access random access memory (RAM) by using internal registers. That is, when the hard disk controller wants to access the RAM, the RAM can be accessed by using the output of the register after writing the RAM address and RAM data in a register inside the hard disk controller.

이하, 첨부된 도면을 참조로 하여 종래의 하드 디스크 컨트롤러의 램 액세스 장치에 대하여 설명하기로 한다.Hereinafter, a ram access device of a conventional hard disk controller will be described with reference to the accompanying drawings.

제1도는 종래의 하드 디스크 컨트롤러의 램 액세스 장치의 상세 회로도이다.1 is a detailed circuit diagram of a ram access device of a conventional hard disk controller.

제1도에 도시되어 있듯이, 종래의 하드 디스크 컨트롤러의 램 액세스 장치의 구성은, 데이터래치 클럭신호선(DLC)에 클럭단자가 연결되어 있고 데이터 버스(D0~D7)에 입력단자가 연결되어 있는 제1 레지스터(11)와, 어드레스래치 클럭신호선(ALC)에 클럭단자가 연결되어 있고 어드레스버스(A0~D7)에 입력단자가 연결되어 있는 제2 레지스터(12)와, 상기한 제2 레지스터(12)의 출력단에 입력단이 연결되어 있는 디코더(13)와, 시스템 클럭 신호선(SC)과 디코더(13)의 출력단자에 입력단자가 각각 연결되어 있는 AND 게이트(G11~G14)와, 상기한 AND 게이트(G11)의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터(11)의 출력단에 입력단이 연결되어 있는 제3 레지스터(14)와, 상기한 AND 게이트(G12~G14)의 출력단에 클럭단자가 각각 연결되어 있고 상기한 제1 레지스터(11)의 출력단에 입력단이 각각 연결되어 있는 AH, AM, AL 레지스터(15~17)로 이루어진다.As shown in FIG. 1, the RAM access apparatus of the conventional hard disk controller has a structure in which a clock terminal is connected to the data latch clock signal line DLC and an input terminal is connected to the data buses D0 to D7. A first register 11, a second register 12 having a clock terminal connected to the address latch clock signal line ALC, and an input terminal connected to the address buses A0 to D7; and the second register 12 described above. Decoder 13 whose input is connected to the output terminal of < RTI ID = 0.0 >), < / RTI > AND gates G11 to G14 whose input terminals are connected to the system clock signal line SC and the output terminals of the decoder 13, A third terminal 14 having a clock terminal connected to the output terminal of G11 and an input terminal connected to the output terminal of the first register 11, and a clock terminal connected to the output terminals of the AND gates G12 to G14. Are connected to each other and the first register 11 Which is the input terminal connected respectively to ryeokdan comprises a AH, AM, AL register (15-17).

상기한 구성에 의한, 종래의 하드 디스크 컨트롤러의 램 액세스 장치의 동작은 다음과 같다.The operation of the RAM access device of the conventional hard disk controller according to the above configuration is as follows.

하드 디스크 컨트롤러가 램을 액세스하는 경우에, 다음의 4 사이클을 거친다.When the hard disk controller accesses the RAM, it goes through the following four cycles.

1)첫번째 어드레스를 제2 레지스터(12)로 출력함으로써 디코더(13)에 의해 AH 레지스터(15)가 인에이블되도록 한 뒤에, 제1 레지스터(11)로 램 어드레스 상위비트(RA16~RA21)를 출력함으로써 AH 레지스터(15)에 램 어드레스 상위비트(RA16~RA21)가 기록되도록 한다.1) After the AH register 15 is enabled by the decoder 13 by outputting the first address to the second register 12, the upper bits of the RAM addresses RA16 to RA21 are output to the first register 11. By doing so, the RAM address upper bits RA16 to RA21 are written to the AH register 15.

2)두번째 어드레스를 제2 레지스터(12)로 출력함으로써 디코더(13)에 의해 AM 레지스터(16)가 인에이블되도록 한 뒤에, 제1 레지스터(11)로 램 어드레스 중위비트(RA8~RA15)를 출력함으로써 AM 레지스터(16)에 램 어드레스 중위비트(RA8~RA15)가 기록되도록 한다.2) After the AM register 16 is enabled by the decoder 13 by outputting the second address to the second register 12, the RAM address middle bits RA8 to RA15 are output to the first register 11. By doing so, the RAM address middle bits RA8 to RA15 are written to the AM register 16.

3)세번째 어드레스를 제2 레지스터(12)로 출력함으로써 디코더(13)에 의해AL 레지스터(17)가 인에이블되도록 한 뒤에, 제1 레지스터(11)로 램 어드레스 하위비트(RA0~RA7)를 출력함으로써 AL 레지스터(17)에 램 어드레스 하위비트(RA0~RA7)가 기록되도록 한다.3) The AL register 17 is enabled by the decoder 13 by outputting the third address to the second register 12, and then the RAM address lower bits RA0 to RA7 are output to the first register 11. By doing so, the RAM address lower bits RA0 to RA7 are written to the AL register 17.

4)네번째 어드레스를 제2 레지스터(12)로 출력함으로써 디코더(13)에 의해 제3 레지스터(14)가 인에이블되도록 한 뒤에, 제1 레지스터(11)로 램 데이터(RD0~RD7)를 출력함으로써 제3 레지스터(14)에 램 데이터(RD0~RD7)가 기록되도록 한다.4) After the third register 14 is enabled by the decoder 13 by outputting the fourth address to the second register 12, the RAM data RD0 to RD7 are output to the first register 11 by outputting the fourth address. RAM data RD0 to RD7 are recorded in the third register 14.

이와 같이, AH, AM, AL 레지스터(15~17)에 램 어드레스(RA0~RA21)가 기록되고, 제3 레지스터(14)에 램 데이터((RD0~RD7)가 기록되면 램 어드레스(RA0~RA21)에 의해 지정된 번지의 램 영역에 램 데이터(RD0~RD7)가 기록됨으로써 램이 액세스된다.As described above, when the RAM addresses RA0 to RA21 are written to the AH, AM and AL registers 15 to 17, and the RAM data (RD0 to RD7) is written to the third register 14, the RAM addresses RA0 to RA21. The RAM is accessed by writing the RAM data RD0 to RD7 in the RAM area of the address designated by.

그러나 상기한 종래의 하드 디스크 컨트롤러의 램 액세스 장치는, 램을 액세스하는데 4 사이클을 필요로 함으로써 시간이 오래 걸리는 단점이 있다.However, the RAM access device of the conventional hard disk controller has a drawback in that it takes a long time by requiring 4 cycles to access RAM.

이 발명의 목적은 상기한 바와 같은 종래의 단점을 해결하기 위한 것으로서, 3 사이클에 걸쳐 램을 액세스함으로써 램 액세스 시간을 단축시킬 수가 있는 하드 디스크 컨트롤러의 램 액세스 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a RAM access apparatus of a hard disk controller that can solve the conventional disadvantages as described above, which can shorten RAM access time by accessing RAM over three cycles.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은,As a means for achieving the above object, the configuration of the present invention,

데이터래치 클럭신호가 입력되면 순차적으로 램 어드레스 상위비트, 램 어드레스 중위비트, 램 데이터를 출력하는 제1 레지스터와,A first register which sequentially outputs a RAM address upper bit, a RAM address middle bit, and RAM data when a data latch clock signal is input;

어드레스래치 클럭신호가 입력되면 순차적으로 AH 레지스터 어드레스, AM 레지스터 어드레스, 램 어드레스 하위비트를 출력하는 제2 레지스터와,A second register for sequentially outputting the AH register address, AM register address, and RAM address lower bits when an address latch clock signal is input;

상기한 제2 레지스터로부터 입력되는 AH 레지스터 어드레스, AM 레지스터 어드레스에 따라 AH 레지스터와 AM 레지스터를 인에이블시키기 위한 신호를 출력하는 디코더와,A decoder for outputting a signal for enabling the AH register and the AM register according to the AH register address and the AM register address inputted from the second register;

상기한 디코더의 출력신호를 시스템 클럭 신호와 동기시키기 위한 다수개의 논리곱 수단과,A plurality of AND products for synchronizing the output signal of the decoder with the system clock signal;

상기한 디코더에 의해 인에이블되면, 상기한 제1 레지스터로부터 입력되는 램 어드레스 상위비트를 저장하는 AH 레지스터와,When enabled by the decoder, the AH register for storing the RAM address high-order bits input from the first register,

상기한 디코더에 의해 인에이블되면, 상기한 제1 레지스터로부터 입력되는 램 어드레스 중위비트를 저장하는 AM 레지스터와,When enabled by the decoder, the AM register for storing the RAM address middle bit input from the first register,

멀티플렉서 선택신호가 입력되면, 상기한 제1 레지스터로부터 입력되는 램 데이터를 출력하는 제1 멀티플렉서와,A first multiplexer for outputting RAM data input from the first register when a multiplexer selection signal is input;

멀티플렉서 선택신호가 입력되면, 상기한 제2 레지스터로부터 입력되는 램 어드레스 하위비트를 출력하는 제2 멀티플렉서로 이루어진다.When the multiplexer selection signal is input, the second multiplexer outputs a RAM address low bit input from the second register.

또한, 이 발명에서는,In addition, in this invention,

상기한 AND 게이트의 출력단에 클럭단자가 연결도어 있고 상기한 제1 레지스터의 출력단에 입력단이 연결되어 있는 제3 레지스터와,A third register having a clock terminal connected to the output terminal of the AND gate and an input terminal connected to the output terminal of the first register;

상기한 AND 게이트의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터의 출력단에 입력단이 연결되어 있는 AL 레지스터를 더 포함하여 이루어질 수도 있다.A clock terminal may be connected to an output terminal of the AND gate and an AL register may be further included in which an input terminal is connected to an output terminal of the first register.

이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.

제2도는 이 발명의 실시예에 따라 하드 디스크 컨트롤러의 램 액세스 장치의 상세 회로도이다.2 is a detailed circuit diagram of the RAM access device of the hard disk controller according to the embodiment of the present invention.

제2도에 도시되어 있듯이 이 발명의 실시예에 따른 하드 디스크 컨트롤러의 램 액세스 장치의 구성은, 데이터래치 클럭신호선(DLC)에 클럭단자가 연결되어 있고 데이터 버스(D0~D7)에 입력단자가 연결되어 있는 제1 레지스터(21)와, 어드레스래치 클럭신호선(ALC)에 클럭단자가 연결되어 있고 어드레스 버스(A0~D7)에 입력단자가 연결되어 있는 제2 레지스터(22)와, 상기한 제2 레지스터(22)의 출력단에 입력단이 연결되어 있는 디코더(23)와, 시스템 클럭 신호선(SC)과 디코더(23)의 출력단자에 입력단자가 각각 연결되 있는 AND 게이트(G21~G24)와, 상기한 AND 게이트(G21)의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터(21)의 출력단에 입력단이 연결되어 있는 제3 레지스터(24)와, 상기한 AND 게이트(G22~G24)의 출력단에 입력단이 각각 연결되어 있는 AH, AM, AL 레지스터(25~27)와, 제1 레지스터(21)와 제3 레지스터(24)의 출력단에 입력단이 각각 연결되어 있고 멀티플렉서 선택 신호선(MS)에 입력단자가 연결되어 있는 제1 멀티플렉서(28)와, 제2 레지스터(22)와 AL 레지스터(27)의 출력단에 입력단이 각각 연결되어 있고 멀티플렉서 선택 신호선(MS)에 입력단자가 연결되어 있는 제2 멀티플렉서(29)로 이루어진다.As shown in FIG. 2, the RAM access apparatus of the hard disk controller according to the embodiment of the present invention has a clock terminal connected to a data latch clock signal line DLC and an input terminal connected to data buses D0 to D7. A first register 21 connected thereto, a second register 22 having a clock terminal connected to the address latch clock signal line ALC, and an input terminal connected to the address buses A0 to D7; A decoder 23 having an input terminal connected to an output terminal of the two registers 22, an AND gate G21 to G24 having an input terminal connected to an output terminal of the system clock signal line SC and the decoder 23, respectively, A third register 24 having a clock terminal connected to the output terminal of the AND gate G21 and an input terminal connected to the output terminal of the first register 21 and the AND gates G22 to G24 described above. AH, AM, and AL registers with inputs connected to outputs A first multiplexer 28 having an input terminal connected to the output terminals 25 to 27, an output terminal of the first register 21 and a third register 24, and an input terminal connected to the multiplexer select signal line MS. And a second multiplexer 29 having an input terminal connected to the output terminals of the second register 22 and the AL register 27, and having an input terminal connected to the multiplexer select signal line MS.

상기한 구성에 의한, 이 발명의 실시예에 따른 하드 디스크 컨트롤러의 램 액세스 장치의 작용은 다음과 같다.The operation of the RAM access device of the hard disk controller according to the embodiment of the present invention by the above configuration is as follows.

하드 디스크 컨트롤러가 램을 액세스하는 경우에, 다음의 3 사이클을 거친다.When the hard disk controller accesses the RAM, it goes through three cycles:

1)첫번째 어드레스를 제2 레지스터(22)로 출력함으로써 디코더(23)에 의해 AH 레지스터(25)가 인에이블되도록 한 뒤에, 제1 레지스터(21)로 램 어드레스 상위비트(RA16~RA21)를 출력함으로써 AH 레지스터(25)에 램 어드레스 상위비트(RA16~RA21)가 기록되도록 한다.1) After the AH register 25 is enabled by the decoder 23 by outputting the first address to the second register 22, the upper bits of the RAM addresses RA16 to RA21 are output to the first register 21. By doing so, the RAM address high order bits RA16 to RA21 are written to the AH register 25.

2)두번째 어드레스를 제2 레지스터(22)로 출력함으로써 디코더(23)에 의해 AM 레지스터(26)가 인에이블되도록 한 뒤에, 제1 레지스터(21)로 램 어드레스 중위비트(RA8~RA15)를 출력함으로써 AM 레지스터(26)에 램 어드레스 중위비트(RA8~RA15)가 기록되도록 한다.2) After the AM register 26 is enabled by the decoder 23 by outputting the second address to the second register 22, the RAM address middle bits RA8 to RA15 are output to the first register 21. By doing so, the RAM address middle bits RA8 to RA15 are written to the AM register 26.

3)멀티플렉서 선택 신호(MS)를 제1 및 제2 멀티플렉서(28, 29)로 출력함으로써 제1 및 제2 멀티플렉서(28, 29)가 인에이블되도록 한 뒤에, 제2 멀티플렉서(22)로 램 어드레스 하위비트(RA0~RA7)를 출력함으로써 제2 멀티플렉서(29)로부터 램 어드레스 하위비트(RA0~RA7)가 출력되도록 함과 동시에, 제1 레지스터(21)로 램 데이터(RD0~RD7)를 출력함으로써 제1 멀티플렉서(28)로부터 램 데이터(RD0~RD7)가 출력되도록 한다.3) the first and second multiplexers 28 and 29 are enabled by outputting the multiplexer selection signal MS to the first and second multiplexers 28 and 29, and then the RAM address is transmitted to the second multiplexer 22. By outputting the lower bits RA0 to RA7, the RAM address lower bits RA0 to RA7 are output from the second multiplexer 29, and the RAM data RD0 to RD7 are output to the first register 21. The RAM data RD0 to RD7 are output from the first multiplexer 28.

이와 같이, AH, AM 레지스터(15, 16) 및 제2 멀티플렉서(29)로부터 램 어드레스(RA0~RA21)가 출력되고, 제1 멀티플렉서(28)로부터 램 데이터(RD0~RD7)가 출력되면, 램 어드레스(RA0~RA21)에 의해 지정된 번지의 램 영역에 램 데이터(RD0~RD7)가 기록됨으로써 램이 액세스된다.Thus, when the RAM addresses RA0 to RA21 are output from the AH, AM registers 15 and 16 and the second multiplexer 29, and the RAM data RD0 to RD7 are output from the first multiplexer 28, the RAM The RAM is accessed by writing the RAM data RD0 to RD7 in the RAM area of the address designated by the addresses RA0 to RA21.

이상에서와 같이 이 발명의 실시예에서, 3 사이클에 걸쳐 램을 액세스함으로써 램 액세스 시간을 단축시킬 수가 있는 효과를 가진 하드 디스크 컨트롤러의 램 액세스 장치를 제공할 수가 있다. 이 발명의 이러한 효과는 하드 디스크 컨트롤러의 설계, 제조, 판매 등의 분야에서 이용될 수가 있다.As described above, in the embodiment of the present invention, it is possible to provide a RAM access device of a hard disk controller having an effect of shortening the RAM access time by accessing the RAM over three cycles. This effect of the present invention can be used in the fields of the design, manufacture, sale and the like of a hard disk controller.

Claims (4)

데이터래치 클럭신호가 입력되면 순차적으로 램 어드레스 상위비트, 램 어드레스 중위비트, 램 데이터를 출력하는 제1 레지스터와, 어드레스래치 클럭신호가 입력되면 순차적으로 AH 레지스터 어드레스, AM 레지스터 어드레스, 램 어드레스 하위비트를 출력하는 제2 레지스터와, 상기한 제2 레지스터로부터 입력되는 AH 레지스터 어드레스, AM 레지스터 어드레스에 따라 AH 레지스터와 AM 레지스터를 인에이블시키기 위한 신호를 출력하는 디코더와, 상기한 디코더의 출력신호를 시스템 클럭 신호와 동기시키기 위한 다수개의 논리곱 수단과, 상기한 디코더에 의한 인에이블되면, 상기한 제1 레지스터로부터 입력되는 램 어드레스 상위비트를 저장하는 AH 레지스터와, 상기한 디코더에 의해 인에이블되면, 상기한 제1 레지스터로부터 입력되는 램 어드레스 중위비트를 저장하는 AM 레지스터와, 멀티플렉서 선택신호가 입력되면, 상기한 제1 레지스터로부터 입력되는 램 데이터를 출력하는 제1 멀티플렉서와, 멀티플렉서 선택신호가 입력되면, 상기한 제2 레지스터로부터 입력되는 램 어드레스 하위비트를 출력하는 제2 멀티플렉서로 이루어지는 것을 특징으로 하는 하드 디스크 컨트롤러의 램 액세스 장치.When the data latch clock signal is input, the upper order of the RAM address, the RAM address middle bit, and the first register to output the RAM data, and when the address latch clock signal is input, the AH register address, the AM register address, and the RAM address lower bit. And a decoder for outputting a signal for enabling the AH register and the AM register according to the AH register address and the AM register address inputted from the second register, and the output signal of the decoder. A plurality of logical AND means for synchronizing with a clock signal, an AH register storing a RAM address higher bit input from the first register when enabled by the decoder, and when enabled by the decoder, Of the RAM addresses input from the first register An AM register storing bits, a first multiplexer for outputting RAM data input from the first register when the multiplexer selection signal is input, and a RAM address input from the second register when the multiplexer selection signal is inputted. And a second multiplexer for outputting the lower bits. 제1항에 있어서, 상기한 논리곱 수단의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터의 출력단에 입력단이 연결되어 있는 제3 레지스터와, 상기한 논리곱 수단의 출력단에 클럭단자가 연결되어 있고 상기한 제1 레지스터의 출력단에 입력단이 연결되어 있는 AL 레지스터를 더 포함하여 이루어지는 것을 특징으로 하는 하드 디스크 컨트롤러의 램 액세스 장치.The third register according to claim 1, wherein a clock terminal is connected to the output terminal of the logical multiplication means and an input terminal is connected to the output terminal of the first register, and a clock terminal is connected to the output terminal of the logical multiplication means. And an AL register having an input terminal coupled to an output terminal of the first register. 제1항 또는 제2항에 있어서, 상기한 하드 디스크 컨트롤러의 램 액세스 장치는 8비트 버스를 통해서 구성소자가 연결되는 것을 특징으로 하는 하드 디스크 컨트롤러의 램 액세스 장치.The RAM access apparatus of claim 1 or 2, wherein the RAM access apparatus of the hard disk controller is connected to a component through an 8-bit bus. 제1항 또는 제2항에 있어서, 상기한 논리곱 수단은 AND 게이트로 이루어지는 것을 특징으로 하는 하드 디스크 컨트롤러의 램 액세스 장치.The RAM access apparatus according to claim 1 or 2, wherein the AND product comprises an AND gate.
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