JPH08328949A - Storage device - Google Patents
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- JPH08328949A JPH08328949A JP7139027A JP13902795A JPH08328949A JP H08328949 A JPH08328949 A JP H08328949A JP 7139027 A JP7139027 A JP 7139027A JP 13902795 A JP13902795 A JP 13902795A JP H08328949 A JPH08328949 A JP H08328949A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は記憶装置に関し、特
に、ｎビット単位でデータを読出すことが可能な記憶装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a storage device, and more particularly to a storage device capable of reading data in units of n bits.
【０００２】[0002]
【従来の技術】図９は、従来のコンピュータの構成を示
すブロック図である。図９において、このコンピュータ
は、中央処理装置（以下、ＣＰＵと称す）３０およびダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
称す）３１を備える。ＣＰＵ３０は、制御信号／ＲＡ
Ｓ，／ＣＡＳ、アドレス信号Ａｄｄ．およびデータＤｉ
ｎをＤＲＡＭ３１に与える。ＤＲＡＭ３１は、それらの
信号に応答してデータＤｉｎの書込およびデータＤｏｕ
ｔの読出を行なう。2. Description of the Related Art FIG. 9 is a block diagram showing the configuration of a conventional computer. In FIG. 9, this computer includes a central processing unit (hereinafter referred to as CPU) 30 and a dynamic random access memory (hereinafter referred to as DRAM) 31. The CPU 30 uses the control signal / RA
S, / CAS, address signal Add. And data Di
n is given to the DRAM 31. DRAM 31 writes data Din and data Dou in response to those signals.
Read t.
【０００３】図１０は、図９に示したコンピュータのＤ
ＲＡＭ３１の連続読出動作を示すタイムチャートであ
る。時刻ｔ０に制御信号／ＲＡＳが「Ｌ」レベルに立下
がると、ロウアドレスＸ０が取込まれ、制御信号／ＣＡ
Ｓが「Ｌ」レベルに立下がるごとにコラムアドレスＹ０
〜Ｙ３が取込まれる。信号ｔ０からアクセス時間ｔRAC
経過後に最初のアドレスＸ０Ｙ０のデータＤ０が出力さ
れ、他のアドレスＸ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３のデー
タＤ１〜Ｄ３はデータＤ０と同じページに存在するので
アクセス時間ｔRAC よりも短い時間ｔC 間隔で順に出力
される。なお、アクセス時間ｔRAC はｔC の１．５〜２
倍である。FIG. 10 shows the D of the computer shown in FIG.
6 is a time chart showing a continuous read operation of the RAM 31. When control signal / RAS falls to "L" level at time t0, row address X0 is fetched and control signal / CA
Each time S falls to the “L” level, the column address Y0
~ Y3 is captured. Access time t RAC from signal t0
After the lapse of time, the data D0 of the first address X0Y0 is output, and the data D1 to D3 of the other addresses X0Y1, X0Y2, and X0Y3 are present on the same page as the data D0, so that they are sequentially output at a time t C interval shorter than the access time t RAC. To be done. The access time t RAC is 1.5 to 2 of t C.
It is twice.
【０００４】図１１は、従来の他のコンピュータの構成
を示すブロック図である。図１１において、このコンピ
ュータは、ＣＰＵ４０およびメモリ装置４３を備える。
メモリ装置４３は、アクセス速度が遅い大容量のＤＲＡ
Ｍ４１と、アクセス速度が速い小容量のＳＲＡＭ４２と
で階層構成されている。ＳＲＡＭ４２は、アクセス頻度
が高いデータを保持するキャッシュメモリとして機能す
る。FIG. 11 is a block diagram showing the configuration of another conventional computer. In FIG. 11, this computer includes a CPU 40 and a memory device 43.
The memory device 43 is a large-capacity DRA with a slow access speed.
The M41 and a small-capacity SRAM 42 having a high access speed are hierarchically configured. The SRAM 42 functions as a cache memory that holds frequently accessed data.
【０００５】ＣＰＵ４０は、制御信号／ＲＡＳ，／ＣＡ
Ｓ、アドレス信号Ａｄｄ．１およびデータＤｉｎ１をＤ
ＲＡＭ４１に与える。ＤＲＡＭ４１は、それらの信号に
応答してデータＤｉｎ１の書込およびデータＤｏｕｔ１
の読出を行なう。また、ＣＰＵ４０は、制御信号／Ｃ
Ｓ、アドレス信号Ａｄｄ．２およびデータＤｉｎ２をＳ
ＲＡＭ４２に与える。ＳＲＡＭ４２は、それらの信号に
応答してデータＤｉｎ２の書込およびデータＤｏｕｔ２
の読出を行なう。キャッシュヒットするとすべてのデー
タがＳＲＡＭ４２から読出され、キャッシュミスすると
すべてのデータがＤＲＡＭ４１から読出される。The CPU 40 controls the control signals / RAS, / CA.
S, address signal Add. 1 and the data Din1 to D
It is given to the RAM 41. DRAM 41 responds to those signals by writing data Din1 and writing data Dout1.
Is read. In addition, the CPU 40 uses the control signal / C
S, address signal Add. 2 and the data Din2 to S
It is given to the RAM 42. SRAM 42 writes data Din2 and data Dout2 in response to these signals.
Is read. When a cache hit occurs, all data is read from SRAM 42, and when a cache miss occurs, all data is read from DRAM 41.
【０００６】[0006]
【発明が解決しようとする課題】しかし、従来のコンピ
ュータには以下のような問題があった。すなわち、図９
で示したコンピュータでは、最初のデータＤ０へのアク
セス時間ｔRAC が長いので、データを連続出力しても全
体としてのデータ転送レートが低かった。However, the conventional computer has the following problems. That is, FIG.
In the computer shown by, since the access time t RAC for the first data D0 is long, the data transfer rate as a whole is low even if the data is continuously output.
【０００７】また、図１１で示したコンピュータでは、
データ転送レートの向上のためにはＳＲＡＭ４２の大容
量化によってヒット率を高める必要がある。また、連続
で出力するデータの単位が大きくなると、それに合せて
ＳＲＡＭ４２の容量を大きくする必要がある。しかし、
ＳＲＡＭ４２は、ＤＲＡＭ４１に比べて容量当りのコス
トが高いので、ＳＲＡＭ４２を大容量化すると装置価格
が高くなるという問題があった。In the computer shown in FIG. 11,
In order to improve the data transfer rate, it is necessary to increase the hit rate by increasing the capacity of the SRAM 42. Further, when the unit of data that is continuously output increases, it is necessary to increase the capacity of the SRAM 42 accordingly. But,
Since the SRAM 42 has a higher cost per capacity than the DRAM 41, there is a problem that the device price increases when the SRAM 42 has a large capacity.
【０００８】それゆえに、この発明の主たる目的は、デ
ータ転送レートが高く、かつ低価格の記憶装置を提供す
ることである。Therefore, a main object of the present invention is to provide a storage device having a high data transfer rate and a low price.
【０００９】[0009]
【課題を解決するための手段】この発明の第１の記憶装
置は、ｎ（ｎ≧２）ビット単位でデータを読出すことが
可能な記憶装置であって、各ｎビットのデータのうちの
最初のｍ（ｍ＜ｎ）ビットのデータを記憶するためのア
クセス速度が速い小容量の第１の記憶手段、各ｎビット
のデータのうちの他のｎ−ｍビットのデータを記憶する
ためのアクセス速度が遅い大容量の第２の記憶手段、お
よびアドレス信号に従って前記第１および第２の記憶手
段に同時にアクセスし、前記第１の記憶手段から前記最
初のｍビットのデータを読出すとともに前記第２の記憶
手段から前記他のｎ−ｍビットのデータを読出して、ｎ
ビットのデータを連続的に出力する制御手段を備えたこ
とを特徴としている。A first storage device according to the present invention is a storage device capable of reading data in units of n (n ≧ 2) bits, and of the data of n bits each. A small-capacity first storage unit having a high access speed for storing the first m (m <n) bits of data, and for storing the other nm bits of each n bits of data. A large-capacity second storage means having a slow access speed and the first and second storage means are simultaneously accessed according to an address signal to read the first m-bit data from the first storage means and The other mn bits of data are read from the second storage means and n
It is characterized in that a control means for continuously outputting bit data is provided.
【００１０】また、この発明の第２の記憶装置は、ｎビ
ット単位でデータを読出すことが可能な記憶装置であっ
て、各アクセス頻度が高いｎビットのデータのうちの最
初のｍビットのデータを記憶するためのアクセス速度が
速い小容量の第１の記憶手段、各アクセス頻度が高いｎ
ビットのデータのうちの他のｎ−ｍビットのデータと、
各アクセス頻度が低いｎビットのデータとを記憶するた
めのアクセス速度が遅い大容量の第２の記憶手段、およ
びアドレス信号に従って、アクセス頻度が高いｎビット
のデータに関しては前記第１および第２の記憶手段に同
時にアクセスして前記第１の記憶手段から前記最初のｍ
ビットのデータを読出すとともに前記第２の記憶手段か
ら前記他のｎ−ｍビットのデータを読出し、アクセス頻
度が低いｎビットのデータに関しては前記第２の記憶手
段のみにアクセスして前記第２の記憶手段からｎビット
のデータを読出して、ｎビットのデータを連続的に出力
する制御手段を備えたことを特徴としている。The second storage device of the present invention is a storage device capable of reading data in units of n bits, and is the first m bits of the n bits of data that are frequently accessed. A small-capacity first storage unit having a high access speed for storing data, and n having a high access frequency.
Other nm bit data of the bit data,
According to an address signal, a large-capacity second storage unit having a low access speed for storing each n-bit data having a low access frequency, and the first and second data having a high access frequency for the n-bit data having a high access frequency according to the address signal. The storage means are simultaneously accessed to access the first m from the first storage means.
The bit data is read and the other nm bits of data are read from the second storage means, and for the n bits of data having a low access frequency, only the second storage means is accessed to access the second storage means. Is provided with a control means for reading n-bit data from the storage means and continuously outputting the n-bit data.
【００１１】また、前記第１および第２の記憶手段は同
一チップ上に形成されていることとしてもよい。Further, the first and second storage means may be formed on the same chip.
【００１２】また、前記第１の記憶手段はスタティック
ランダムアクセスメモリであり、前記第２の記憶手段は
ダイナミックランダムアクセスメモリであることとして
もよい。The first storage means may be a static random access memory and the second storage means may be a dynamic random access memory.
【００１３】また、前記第１の記憶手段はスタティック
ランダムアクセスメモリであり、前記第２の記憶手段は
シンクロナスダイナミックランダムアクセスメモリであ
ることとしてもよい。The first storage means may be a static random access memory, and the second storage means may be a synchronous dynamic random access memory.
【００１４】また、前記第１の記憶手段は揮発性メモリ
であり、前記第２の記憶手段は不揮発性メモリであるこ
ととしてもよい。The first storage means may be a volatile memory, and the second storage means may be a non-volatile memory.
【００１５】また、前記第１の記憶手段は半導体メモリ
であり、前記第２の記憶手段は半導体メモリ以外のメモ
リであることとしてもよい。The first storage means may be a semiconductor memory, and the second storage means may be a memory other than a semiconductor memory.
【００１６】また、前記第１および第２の記憶手段は、
ともに半導体メモリ以外のメモリであることとしてもよ
い。The first and second storage means are
Both may be memories other than the semiconductor memory.
【００１７】[0017]
【作用】この発明の第１の記憶装置にあっては、高速の
第１の記憶手段と低速の第２の記憶手段が同時にアクセ
スされ、ｎビットのデータのうち最初のｍビットのデー
タが第１の記憶手段から出力された後、他のｎ−ｍビッ
トのデータが第２の記憶手段から出力される。したがっ
て、ｎビットのデータのすべてが第１の記憶手段から出
力される場合に比べ、高価格の第１の記憶手段の容量が
小さくてすみ、装置の低価格化が図られる。また、最初
のｍビットのデータは第１の記憶手段から出力されるの
で、データ転送レートが低下することもない。According to the first storage device of the present invention, the high-speed first storage means and the low-speed second storage means are simultaneously accessed, and the first m-bit data of the n-bit data is the first data. After being output from the first storage means, other nm bits of data are output from the second storage means. Therefore, the capacity of the high-priced first storage means can be smaller than that in the case where all the n-bit data is output from the first storage means, and the cost of the device can be reduced. Moreover, since the first m-bit data is output from the first storage means, the data transfer rate does not decrease.
【００１８】また、この発明の第２の記憶装置にあって
は、アクセス頻度が高いｎビットのデータに関しては第
１および第２の記憶手段が同時にアクセスされ、第１の
記憶手段から最初のｍビットのデータが出力された後、
第２の記憶手段から他のｎ−ｍビットのデータが出力さ
れる。また、アクセス頻度が低いｎビットのデータに関
しては第２の記憶手段のみがアクセスされ、第２の記憶
手段からｎビットのデータが出力される。したがって、
ｎビットのデータのうちの最初のｍビットのデータのす
べてが第１の記憶手段から出力される第１の記憶装置に
比べ、高価格の第１の記憶手段の容量が小さくてすみ、
装置の低価格化が図られる。また、アクセス頻度が高い
ｎビットのデータのうちの最初のｍビットのデータは第
１の記憶手段から出力されるので、データ転送レートが
低下することもない。In the second storage device of the present invention, the first and second storage means are simultaneously accessed for n-bit data having a high access frequency, and the first m means are accessed from the first storage means. After the bit data is output,
The other mn-bit data is output from the second storage means. Further, for n-bit data having a low access frequency, only the second storage means is accessed and n-bit data is output from the second storage means. Therefore,
Compared with the first storage device in which all of the first m-bit data of the n-bit data are output from the first storage device, the capacity of the high-priced first storage device may be small,
The price of the device can be reduced. Further, since the first m-bit data of the n-bit data which is frequently accessed is output from the first storage means, the data transfer rate does not decrease.
【００１９】また、第１および第２の記憶手段を同一チ
ップ上に形成すれば、装置のコンパクト化が図られる。If the first and second storage means are formed on the same chip, the device can be made compact.
【００２０】また、第１の記憶手段はＳＲＡＭであり第
２の記憶手段はＤＲＡＭであることとすれば、第１およ
び第２の記憶手段を容易に構成できる。If the first storage means is SRAM and the second storage means is DRAM, the first and second storage means can be easily constructed.
【００２１】また、第１の記憶手段はＳＲＡＭであり第
２の記憶手段はＳＤＲＡＭであることとすれば、データ
転送レートの一層の向上が図られる。Further, if the first storage means is SRAM and the second storage means is SDRAM, the data transfer rate can be further improved.
【００２２】また、第１の記憶手段は揮発性メモリであ
り、第２の記憶手段は不揮発性メモリであることとすれ
ば、第１および第２の記憶手段を容易に構成できる。If the first storage means is a volatile memory and the second storage means is a non-volatile memory, the first and second storage means can be easily constructed.
【００２３】また、第１の記憶手段は半導体メモリであ
り第２の記憶手段は半導体メモリ以外のメモリであるこ
とすれば、装置価格が低減される。If the first storage means is a semiconductor memory and the second storage means is a memory other than the semiconductor memory, the device price can be reduced.
【００２４】また、第１および第２の記憶手段は、とも
に半導体メモリ以外のメモリであることとすれば、装置
価格は一層低減される。If both the first and second storage means are memories other than the semiconductor memory, the device cost can be further reduced.
【００２５】[0025]
［実施例１］図１は、この発明の実施例１によるコンピ
ュータのメモリ装置の構成を示すブロック図である。図
１において、このコンピュータのメモリ装置は、コント
ロール回路１と、アクセス速度が遅い大容量のＤＲＡＭ
２と、アクセス速度が速い小容量のＳＲＡＭ３とを備え
る。ＤＲＡＭ２とＳＲＡＭ３は、同一ボード上に形成さ
れる。コントロール回路１は、図示しないＣＰＵから出
力されるクロック信号ＣＬＫ、信号Ｍｅｍ−Ｒｅｑ．お
よびアドレス信号Ａｄｄｒｅｓｓを受ける。信号Ｍｅｍ
−Ｒｅｑ．は、ＣＰＵがメモリ装置にデータへのアクセ
スを要求する信号である。コントロール回路１は、これ
らの信号に従って、制御信号／ＲＡＳ，／ＣＡＳおよび
アドレス信号Ａｄｄ．をＤＲＡＭ２に出力するととも
に、制御信号／ＣＡＳおよびアドレス信号ＡＳｉをＳＲ
ＡＭ３に出力する。ＤＲＡＭ２およびＳＲＡＭ３の各々
は、与えられた信号に従って、読出および書込動作を行
なう。ＤＲＡＭ２のデータ信号入出力端子ＤＱ１と、Ｓ
ＲＡＭ３のデータ信号入出力端子ＤＱ２は、ともに信号
入出力線Ｉ／Ｏの一端に接続される。信号入出力線Ｉ／
Ｏの他端は図示しないＣＰＵに接続される。[Embodiment 1] FIG. 1 is a block diagram showing the configuration of a memory device of a computer according to Embodiment 1 of the present invention. In FIG. 1, a memory device of this computer includes a control circuit 1 and a large-capacity DRAM having a slow access speed.
2 and a small-capacity SRAM 3 having a high access speed. The DRAM 2 and the SRAM 3 are formed on the same board. The control circuit 1 outputs a clock signal CLK, a signal Mem-Req. And an address signal Address. Signal Mem
-Req. Is a signal by which the CPU requests the memory device to access data. Control circuit 1 receives control signals / RAS, / CAS and address signal Add. Of the control signal / CAS and the address signal ASi to the SR2.
Output to AM3. Each of DRAM 2 and SRAM 3 performs read and write operations according to the applied signal. Data signal input / output terminal DQ1 of DRAM2 and S
The data signal input / output terminal DQ2 of the RAM 3 is both connected to one end of the signal input / output line I / O. Signal input / output line I /
The other end of O is connected to a CPU (not shown).
【００２６】図２は、図１で示したメモリ装置のメモリ
空間を模式的に示す図である。各アドレスは、上位アド
レスＸおよび下位アドレスＹを含む。上位アドレスＸは
ＤＲＡＭ２のロウアドレスに対応し、下位アドレスＹは
ＤＲＡＭ２のコラムアドレスに対応する。コントロール
回路３がＤＲＡＭ２に連続的にアクセスする場合、アド
レス信号Ａｄｄｒｅｓｓの一部をインクリメントするの
で、インクリメントされるアドレス部分にコラムアドレ
スが割当てられる。FIG. 2 is a diagram schematically showing the memory space of the memory device shown in FIG. Each address includes an upper address X and a lower address Y. The upper address X corresponds to the row address of the DRAM 2, and the lower address Y corresponds to the column address of the DRAM 2. When the control circuit 3 continuously accesses the DRAM 2, a part of the address signal Address is incremented, so that the column address is assigned to the incremented address part.
【００２７】アドレスＸＹは４つずつグループ化されて
いる。コントロール回路１は、グループ化された４つの
アドレスに下位から順に、たとえばＸ０Ｙ０，Ｘ０Ｙ
１，Ｘ０Ｙ２，Ｘ０Ｙ３と、あるいはＸ０Ｙ４，Ｘ０Ｙ
５，Ｘ０Ｙ６，Ｘ０Ｙ７と、ある規則性を持ってアクセ
スする。また、コントロール回路１は、グループ化され
た４つのアドレス（たとえばＸ０Ｙ０，Ｘ０Ｙ１，Ｘ０
Ｙ２，Ｘ０Ｙ３）のうちの最初のアドレスＸ０Ｙ０につ
いてはＳＲＡＭ３にアクセスし、残りのアドレスＸ０Ｙ
１，Ｘ０Ｙ２，Ｘ０Ｙ３についてはＤＲＡＭ２にアクセ
スする。このとき、コントロール回路１は、ＳＲＡＭ３
とＤＲＡＭ２に同時にアクセスする。The addresses XY are grouped in groups of four. The control circuit 1 assigns four grouped addresses in order from the lower order, for example, X0Y0, X0Y.
1, X0Y2, X0Y3, or X0Y4, X0Y
5, X0Y6, X0Y7 are accessed with a certain regularity. In addition, the control circuit 1 has four grouped addresses (for example, X0Y0, X0Y1, X0).
For the first address X0Y0 of Y2, X0Y3), SRAM3 is accessed and the remaining address X0Y
The DRAM 2 is accessed for 1, X0Y2 and X0Y3. At this time, the control circuit 1 has the SRAM 3
And DRAM2 are simultaneously accessed.
【００２８】図３は、図１で示したコントロールのＤＲ
ＡＭ２およびＳＲＡＭ３の連続読出動作を示すタイムチ
ャートである。図３では、４つのアドレスＸ０Ｙ０，Ｘ
０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３が連続アクセスされる場合
が示される。ここで、ＡＳ０は、Ｘ０Ｙ０に対応するＳ
ＲＡＭ３のアドレスである。ＣＰＵからメモリ装置にア
クセス命令が出ると時刻ｔ０に制御信号／ＣＳと／ＲＡ
Ｓが「Ｌ」レベルになってデータへのアクセスが開始さ
れる。制御信号／ＣＳの立下がりエッジでＳＲＡＭ３が
アドレスＡＳ０を取込むと同時に、制御信号／ＲＡＳの
立下がりエッジでＤＲＡＭ２がロウアドレスＸ０を取込
む。ＤＲＡＭ２のコラムアドレスＹ１，Ｙ２，Ｙ３は、
制御信号／ＣＡＳの立下がりエッジで時刻ｔ１，ｔ２，
ｔ３にそれぞれ取込まれる。ＳＲＡＭ３のデータ信号入
出力端子ＤＱ２には時刻ｔ０からＳＲＡＭ３のアクセス
時間ｔSC後にアドレスＸ０Ｙ０のデータＤ０が出力さ
れ、一方、時刻ｔ０からＤＲＡＭ２のアクセス時間ｔ
RAC 後にＤＲＡＭ２のデータ信号入出力端子ＤＱ１から
アドレスＸ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３の読出データＤ
１，Ｄ２，Ｄ３が順に出力される。FIG. 3 shows the DR of the control shown in FIG.
7 is a time chart showing a continuous read operation of AM2 and SRAM3. In FIG. 3, four addresses X0Y0, X
The case where 0Y1, X0Y2, and X0Y3 are continuously accessed is shown. Here, AS0 is the S corresponding to X0Y0.
This is the address of RAM3. When an access command is issued from the CPU to the memory device, control signals / CS and / RA are issued at time t0.
S becomes "L" level and access to data is started. At the falling edge of the control signal / CS, the SRAM 3 takes in the address AS0, and at the same time, at the falling edge of the control signal / RAS, the DRAM 2 takes in the row address X0. The column addresses Y1, Y2, Y3 of the DRAM 2 are
At the falling edge of the control signal / CAS, the times t1, t2,
Each is taken in at t3. The data signal input and output terminals DQ2 of SRAM3 data D0 of address X0Y0 time t0 after SRAM3 access time t SC is outputted, whereas, from the time t0 of DRAM2 access time t
Read data D of the addresses X0Y1, X0Y2, X0Y3 from the data signal input / output terminal DQ1 of the DRAM 2 after RAC
1, D2, D3 are sequentially output.
【００２９】ここで、ＤＲＡＭ２のデータ信号入出力端
子ＤＱ１およびＳＲＡＭ３のデータ信号入出力端子ＤＱ
２は、それぞれ制御信号／ＣＡＳおよび／ＣＳが「Ｈ」
レベルの期間は高インピーダンス状態になる。したがっ
て、ＤＲＡＭ２のデータが出力される前の時刻ｔ０′に
制御信号／ＣＳを「Ｈ」レベルにすればＤＲＡＭ２とＳ
ＲＡＭ３の出力が競合することがない。もし、クロック
信号ＣＬＫのサイクルタイムが短くなって出力を制御す
ることが困難であるときは、図４に示すように、クロッ
ク信号ＣＬＫおよび制御信号／ＣＳ，／ＣＡＳで制御さ
れるセレクタ回路４によって、ＤＲＡＭ２のデータ信号
入出力端子ＤＱ１とＳＲＡＭ３のデータ入出力端子ＤＱ
２のうちの一方だけを信号入出力線Ｉ／Ｏに接続するよ
うにすればよい。Here, the data signal input / output terminal DQ1 of the DRAM 2 and the data signal input / output terminal DQ of the SRAM 3 are provided.
2 has control signals / CAS and / CS of "H", respectively.
During the level period, it is in a high impedance state. Therefore, if the control signal / CS is set to the "H" level at time t0 'before the data of the DRAM2 is output, the DRAM2 and the S
There is no conflict between the outputs of RAM3. If it is difficult to control the output due to the short cycle time of the clock signal CLK, as shown in FIG. 4, the selector circuit 4 controlled by the clock signal CLK and the control signals / CS and / CAS is used. , Data signal input / output terminal DQ1 of DRAM2 and data input / output terminal DQ of SRAM3
Only one of the two should be connected to the signal input / output line I / O.
【００３０】この実施例においては、コントロール回路
１が４ビットのデータＤ０〜Ｄ３にアクセスする際、Ｄ
ＲＡＭ２とＳＲＡＭ３に同時にアクセスして、最初の１
ビットのデータＤ０のみをＳＲＡＭ３から読出し、それ
以外のデータＤ１〜Ｄ３をＤＲＡＭ２から読出すので、
最初のデータＤ０をＳＲＡＭ３の短いアクセス時間ｔ SC
で出力することができ、データ転送レートが向上する。
また、ＳＲＡＭ３には４ビットのデータ中の１ビットの
データのみを格納するだけでよいので、ＳＲＡＭ３に全
データを格納する場合と比較すると、データ転送レート
を下げることなくＳＲＡＭ３の容量を１／４に小さくす
ることができる。したがって、データ転送レートが高く
かつ低コストのコンピュータが実現される。In this embodiment, the control circuit
When 1 accesses 4-bit data D0 to D3, D
RAM2 and SRAM3 are accessed at the same time, and the first 1
Read only bit data D0 from SRAM3, and
Since the other data D1 to D3 are read from the DRAM 2,
The first data D0 is transferred to the SRAM 3 for a short access time t. SC
The data transfer rate is improved.
In addition, the SRAM 3 stores 1 bit of 4 bits of data.
Since only the data needs to be stored, all data is stored in SRAM3.
Data transfer rate compared to storing data
Reduce the capacity of SRAM3 to 1/4 without lowering
Can be Therefore, the data transfer rate is high
Moreover, a low-cost computer is realized.
【００３１】なお、この実施例では、４ビットのデータ
を１単位として４ビットのデータのうちの１ビットのデ
ータをＳＲＡＭ３に格納したが、これに限るものではな
く、ｎビットのデータを１単位とし、ｎビットのデータ
のうちのｍビット（ｍ＜ｎ）のデータをＳＲＡＭ３に格
納してもよい。In this embodiment, 1-bit data out of 4-bit data is stored in the SRAM 3 with 4-bit data as one unit. However, the present invention is not limited to this, and n-bit data as one unit. Then, m-bit (m <n) data of n-bit data may be stored in the SRAM 3.
【００３２】ここで、ｍとｎの関係について述べる。Ｄ
ＲＡＭ２の制御信号／ＲＡＳからのランダムアクセス時
間をｔRAC 、ファーストページモード時の制御信号／Ｃ
ＡＳのサイクル時間をｔC 、ＳＲＡＭ３の制御信号／Ｃ
Ｓからのランダムアクセス時間をｔSCとする。また、Ｓ
ＲＡＭ３に連続アクセスするときのサイクル時間をＤＲ
ＡＭ２と同じｔC に設定する。この場合、ＤＲＡＭ２か
らデータを読出すまでに、ｔRAC ＞ｔSC＋ｍ×ｔC を満
たすｍビットまでのデータをＳＲＡＭ３から読出すこと
が可能である。Now, the relationship between m and n will be described. D
Control signal of RAM2 / random access time from RAS is t RAC , control signal in first page mode / C
AS cycle time is t C , SRAM3 control signal / C
The random access time from S is t SC . Also, S
Cycle time DR for continuous access to RAM3
Set to the same t C as AM2. In this case, up to m bits of data satisfying t RAC > t SC + m × t C can be read from SRAM 3 before reading data from DRAM 2.
【００３３】また、この実施例では、メモリ装置がＳＲ
ＡＭ３とＤＲＡＭ２で階層構成された場合について説明
したが、これに限るものではなく、最初のｍビットのデ
ータを出力するメモリがそれ以外のｎ−ｍビットのデー
タを出力するメモリよりも高速にアクセスすることが可
能であれば同様に適用することができる。In this embodiment, the memory device is SR
Although the case where the AM3 and the DRAM 2 are hierarchically configured has been described, the present invention is not limited to this, and the memory that outputs the first m-bit data can be accessed faster than the other memories that output mn-bit data. If it is possible, the same can be applied.
【００３４】たとえば、最初のｍビットのデータを出力
する高速メモリをＳＲＡＭおよびＤＲＡＭなどの揮発性
メモリで構成し、他のｎ−ｍビットのデータを出力する
低速メモリをフラッシュメモリのような不揮発性メモリ
で構成してもよい。For example, a high-speed memory that outputs the first m-bit data is composed of a volatile memory such as SRAM and DRAM, and another low-speed memory that outputs the n-m-bit data is a non-volatile memory such as a flash memory. It may be configured with a memory.
【００３５】また、高速メモリをＤＲＡＭ、ＳＲＡＭ、
ＥＥＰＲＯＭおよびフラッシュメモリなどの半導体メモ
リで構成し、低速メモリをハードディスク、ＣＤ−ＲＯ
Ｍおよびフロッピーディスクなどの半導体メモリ以外の
メモリで構成してもよい。In addition, high-speed memories such as DRAM, SRAM,
It is composed of semiconductor memory such as EEPROM and flash memory, and low-speed memory is a hard disk, CD-RO.
It may be configured by a memory other than the semiconductor memory such as M and a floppy disk.
【００３６】また、高速メモリおよび低速メモリの両方
を半導体メモリ以外のメモリで構成してもよい。たとえ
ば高速メモリをハードディスクで構成し、低速メモリを
フロッピーディスクで構成してもよい。Further, both the high speed memory and the low speed memory may be constituted by memories other than the semiconductor memory. For example, the high speed memory may be a hard disk and the low speed memory may be a floppy disk.
【００３７】［実施例２］実施例１ではメモリ装置はＳ
ＲＡＭ３とＤＲＡＭ２で階層構成されている場合を示し
たが、ＤＲＡＭ２をシンクロナスＤＲＡＭ（以下、ＳＤ
ＲＡＭと称す）で置換えることも可能である。[Second Embodiment] In the first embodiment, the memory device is S
Although the case where the RAM 3 and the DRAM 2 are hierarchically structured is shown, the DRAM 2 is referred to as a synchronous DRAM (hereinafter, SD).
It is also possible to replace it with RAM).
【００３８】図５は、この発明の実施例２によるコンピ
ュータのメモリ装置の構成を示すブロック図である。図
５において、このメモリ装置は、コントロール回路１１
と、アクセス速度が遅い大容量のＳＤＲＡＭ１２と、ア
クセス速度が速い小容量のＳＲＡＭ１３とを備える。コ
ントロール回路１１は、クロック信号ＣＬＫに同期して
制御信号／ＲＡＳ，／ＣＡＳ、クロック信号ＣＬＫおよ
びアドレス信号Ａｄｄ．をＳＤＲＡＭ１２に与えるとと
もに、制御信号／ＣＡＳおよびアドレス信号ＡＳｉをＳ
ＲＡＭ１３に与える。ＳＤＲＡＭ１２およびＳＲＡＭ１
３の各々は、与えられた信号に応答して読出および書込
動作を行なう。FIG. 5 is a block diagram showing the configuration of a memory device of a computer according to the second embodiment of the present invention. In FIG. 5, this memory device has a control circuit 11
A large-capacity SDRAM 12 having a low access speed and a small-capacity SRAM 13 having a high access speed. Control circuit 11 controls control signals / RAS, / CAS, clock signal CLK and address signal Add. Of the control signal / CAS and the address signal ASi to the SDRAM 12
It is given to the RAM 13. SDRAM 12 and SRAM 1
Each of 3 performs read and write operations in response to the applied signal.
【００３９】図６は、図５に示したコンピュータのＳＤ
ＲＡＭ１２およびＳＲＡＭ１３の連続読出動作を示すタ
イムチャートである。図６では、ｎ＝４ビットのデータ
のうちｍ＝２ビットのデータがＳＲＡＭ１３に格納され
ている場合が示される。制御信号／ＲＡＳが「Ｌ」レベ
ルの期間において、時刻ｔ０のクロック信号ＣＬＫの立
上がりエッジでＳＤＲＡＭ１２にロウアドレスＸ０が取
込まれる。同様に、制御信号／ＣＡＳが「Ｌ」レベルの
期間、時刻ｔ１のクロック信号ＣＬＫの立上がりエッジ
でＳＤＲＡＭ１２にコラムアドレスＹ２が取込まれる。
時刻ｔ０からＳＤＲＡＭ１２のアクセス時間ｔRAC 後に
クロック信号ＣＬＫのサイクルタイムｔ C ごとにデータ
Ｄ２，Ｄ３が出力される。FIG. 6 shows the SD of the computer shown in FIG.
A table showing the continuous read operation of the RAM 12 and the SRAM 13.
It is an im chart. In FIG. 6, n = 4 bits of data
Data of m = 2 bits is stored in the SRAM 13
Is indicated. Control signal / RAS is "L" level
Of the clock signal CLK at time t0
Row address X0 is acquired in SDRAM 12 at the rising edge.
Get caught. Similarly, when the control signal / CAS is at "L" level
Period, rising edge of clock signal CLK at time t1
Then, the column address Y2 is taken into the SDRAM 12.
Access time t of SDRAM 12 from time t0RAClater
Cycle time t of clock signal CLK CData for each
D2 and D3 are output.
【００４０】ＳＲＡＭ１２においては複数のデータに連
続アクセスする場合でも、各データごとのコラムアドレ
スを入力する必要がない。設定されたバースト長だけ内
部のコラムアドレスがインクリメントされてアクセスさ
れる。図６では、バースト長が２の場合を示しておりコ
ラムアドレスＹ２に対応するデータＤ２の次に、インク
リメントされたコラムアドレスＹ３に対応するデータＤ
３が出力される。In the SRAM 12, even when a plurality of data are continuously accessed, it is not necessary to input a column address for each data. The internal column address is incremented by the set burst length and accessed. FIG. 6 shows a case where the burst length is 2, and the data D2 corresponding to the column address Y2 is followed by the data D corresponding to the incremented column address Y3.
3 is output.
【００４１】一方、ＳＲＡＭ１３に関しては、時刻ｔ０
に制御信号／ＣＳの立下がりエッジを受けてアドレスＸ
０Ｙ０に対応するＳＲＡＭ１３のアドレスＡＳ０が取込
まれ、１クロック後にはアドレスＸ０Ｙ１に対応するア
ドレスＡＳ１が取込まれ、時刻ｔ０からＳＲＡＭ１３の
アクセス時間ｔASC 後にデータＤ０が出力され、さらに
サイクル時間ｔC 後にデータＤ１が出力される。図６で
は、ｔRAC ＞ｔSC＋２×ｔC が成立しており、ＳＲＡＭ
１３とＳＤＲＡＭ１２のデータが競合することなく、一
方が出力されている期間は、もう一方は高インピーダン
ス状態に保たれている。On the other hand, regarding the SRAM 13, the time t0
Address X on the falling edge of control signal / CS
Address AS0 of SRAM 13 corresponding to 0Y0 is taken in, one clock later, address AS1 corresponding to address X0Y1 is taken in, data D0 is output after access time t ASC of SRAM 13 from time t0, and cycle time t C The data D1 is output later. In FIG. 6, t RAC > t SC + 2 × t C holds, and SRAM
While the data of 13 and the data of the SDRAM 12 do not conflict with each other, while one is being output, the other is kept in a high impedance state.
【００４２】この実施例では、最初の２ビットのデータ
をＳＲＡＭ１３から読出し他の２ビットのデータをＳＤ
ＲＡＭ１２から読出すので、４ビットのデータをｔRAC
＋４×ｔC の時間で読出すことができる。したがって、
４ビットのデータをＳＤＲＡＭ１２のみから読出す場合
に比べ、データ転送時間がＳＤＲＡＭ１２とＳＲＡＭ１
３のランダムアクセス時間の差ｔRAC −ｔRCだけ短縮さ
れる。In this embodiment, the first 2-bit data is read from the SRAM 13 and the other 2-bit data is SD.
Since it is read from RAM12, 4-bit data is stored in tRAC
It can be read in a time of + 4 × t C. Therefore,
Compared to reading 4-bit data from the SDRAM 12 only, the data transfer time is different from that of the SDRAM 12 and SRAM 1.
The random access time difference of 3 is reduced by t RAC −t RC .
【００４３】また、４ビットのデータをＳＲＡＭ１３の
みから読出す場合に比べ、ＳＲＡＭの容量が１／２にな
る。Further, the capacity of the SRAM is halved as compared with the case of reading 4-bit data from the SRAM 13 only.
【００４４】［実施例３］図７は、この発明の実施例３
によるコンピュータのメモリ装置の構成を示すブロック
図である。図７において、このメモリ装置は、コントロ
ール回路２１、ＤＲＡＭ２２、ＳＲＡＭ２３、ＴＡＧ回
路２４、および２入力のうちの一方の反転信号と他方の
信号との論理積信号の反転信号を出力するゲート回路２
５を備える。[Third Embodiment] FIG. 7 shows a third embodiment of the present invention.
3 is a block diagram showing a configuration of a memory device of a computer according to the present invention. 7, this memory device includes a control circuit 21, a DRAM 22, an SRAM 23, a TAG circuit 24, and a gate circuit 2 which outputs an inverted signal of a logical product signal of an inverted signal of one of two inputs and the other signal.
5 is provided.
【００４５】本実施例も、実施例１と同様に、コントロ
ール回路２１が４ビット（ｎビット）単位でグループ化
されたデータにアクセスする際、ＤＲＡＭ２２とＳＲＡ
Ｍ２３に同時にアクセスして、最初の１ビット（ｍビッ
ト）のデータのみをＳＲＡＭ２３から読出し、それ以降
のデータをＤＲＡＭ２２から読出すことで、データ転送
レートの向上と低コスト化を図ることを目的としてい
る。In this embodiment as well, as in the first embodiment, when the control circuit 21 accesses data grouped in units of 4 bits (n bits), the DRAM 22 and the SRA are connected.
By simultaneously accessing M23, reading only the first 1-bit (m-bit) data from SRAM 23, and reading the subsequent data from DRAM 22, the purpose is to improve the data transfer rate and reduce the cost. There is.
【００４６】実施例１と同様に、図２で示したメモリ空
間において４つずつグループ化されたデータのうちの最
初の１ビットのデータをＳＲＡＭ２３から出力する場合
を考える。実施例１では４ビットのデータのうちの最初
の１ビットのデータがすべてＳＲＡＭに格納されていた
が、この実施例では、ＳＲＡＭの容量をさらに小さくす
るために、アクセス頻度が高い４ビットのデータのうち
の１ビットのみがＳＲＡＭに格納される。Similar to the first embodiment, let us consider a case where the first 1-bit data of the data grouped by 4 in the memory space shown in FIG. 2 is output from the SRAM 23. In the first embodiment, the first 1-bit data out of the 4-bit data was all stored in the SRAM, but in this embodiment, in order to further reduce the capacity of the SRAM, 4-bit data that is frequently accessed is used. Only one of the bits is stored in SRAM.
【００４７】ＴＡＧ回路２４にはＳＲＡＭ２３に格納さ
れているデータのアドレスが保持されており、入力され
たアドレスがＳＲＡＭ２３に存在する場合には、信号Ｈ
ＩＴを「Ｈ」レベルに立上げてＳＲＡＭ２３を活性化さ
せるとともに、ＳＲＡＭ２３に対応するアドレスＡＳｉ
を出力する。一方、入力されたアドレスがＳＲＡＭ２３
に存在しない場合には、信号ＨＩＴは「Ｌ」レベルであ
りＳＲＡＭ２３は動作しない。以上のように機能するＴ
ＡＧ回路２４はメモリのキャッシュシステムで一般に用
いられている回路である。The TAG circuit 24 holds the address of the data stored in the SRAM 23. If the input address exists in the SRAM 23, the signal H is output.
IT is raised to "H" level to activate the SRAM 23, and the address ASi corresponding to the SRAM 23 is activated.
Is output. On the other hand, if the input address is the SRAM 23
Signal HIT is at "L" level, the SRAM 23 does not operate. T functions as above
The AG circuit 24 is a circuit generally used in a memory cache system.
【００４８】次に、図７に示したメモリ装置の動作につ
いて説明する。図２で示したメモリ空間の４つのアドレ
スＸ０Ｙ０，Ｘ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３に連続アク
セスする場合を考える。最初の１つのアドレスＸ０Ｙ０
のデータＤ０がＳＲＡＭ２３に存在する場合、ＴＡＧ回
路２４は信号ＨＩＴを「Ｈ」レベルに立上げるとともに
アドレスＸ０Ｙ０に対応するＳＲＡＭ２３のアドレスＡ
Ｓ０を出力する。この場合は図３と同様に、最初のアド
レスＸ０Ｙ０のデータＤ０がＳＲＡＭ２３から出力さ
れ、残りのアドレスＸ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３のデ
ータＤ１，Ｄ２，Ｄ３がＤＲＡＭ２２から出力される。Next, the operation of the memory device shown in FIG. 7 will be described. Consider a case where four addresses X0Y0, X0Y1, X0Y2, and X0Y3 in the memory space shown in FIG. 2 are continuously accessed. First one address X0Y0
If the data D0 of the data is present in the SRAM 23, the TAG circuit 24 raises the signal HIT to the “H” level and the address A of the SRAM 23 corresponding to the address X0Y0.
Outputs S0. In this case, similarly to FIG. 3, the data D0 at the first address X0Y0 is output from the SRAM 23, and the data D1, D2 and D3 at the remaining addresses X0Y1, X0Y2 and X0Y3 are output from the DRAM 22.
【００４９】一方、アドレスＸ０Ｙ０のデータＤ０がＳ
ＲＡＭ２３に存在しないミス時には、図８に示したよう
に、ＳＲＡＭ２３は動作せず、ＤＲＡＭ２２から４ビッ
トのデータがすべて出力される。まず、信号ＨＩＴは
「Ｌ」レベルであるので、ゲート回路２５の出力／ＣＳ
０が「Ｈ」レベルに保持されＳＲＡＭ２３は動作せず、
ＳＲＡＭ２３のデータ信号入出力端子ＤＱ２は高インピ
ーダンス状態に保持される。ここで、時刻ｔ０に制御信
号／ＲＡＳが「Ｌ」レベルになってロウアドレスＸ０が
ＤＲＡＭ２２に取込まれ、次に制御信号／ＣＡＳの立下
がりごとにコラムアドレスＹ０〜Ｙ３が順に取込まれ、
時刻ｔ０からアクセス時間ｔRAC 後に４ビットのデータ
Ｄ０〜Ｄ３のすべてが順番にＤＲＡＭ２２から出力され
る。ミス時にはデータの転送時間が従来と同様に長くな
るが、通常メモリアクセスには局所性があるのでヒット
する確率が高く、ミスによるロスは小さいと考えること
ができる。On the other hand, the data D0 at the address X0Y0 is S
At the time of a miss not existing in the RAM 23, the SRAM 23 does not operate and all 4-bit data is output from the DRAM 22, as shown in FIG. First, since the signal HIT is at "L" level, the output of the gate circuit 25 / CS
0 is held at the “H” level, the SRAM 23 does not operate,
The data signal input / output terminal DQ2 of the SRAM 23 is held in a high impedance state. At time t0, control signal / RAS attains an "L" level and row address X0 is taken into DRAM 22, and then column addresses Y0 to Y3 are taken in order at each fall of control signal / CAS.
All the 4-bit data D0 to D3 are sequentially output from the DRAM 22 after the access time t RAC from the time t0. When a miss occurs, the data transfer time becomes long as in the conventional case, but since there is locality in normal memory access, the probability of hits is high and the loss due to a miss can be considered small.
【００５０】この実施例では、最初にアクセスさせるデ
ータのうち、アクセス頻度の高いものだけがＳＲＡＭに
格納されるので、最初にアクセスされるデータのすべて
がＳＲＡＭに格納されていた実施例１に比べ、ＳＲＡＭ
の容量が小さくなる。一方、ＳＲＡＭ２３のミス時には
すべてのデータをＤＲＡＭ２２にアクセスする必要があ
るので、ＤＲＡＭ２２にはすべてのデータが保持されて
いる。したがって、実施例１と比較すると必要なＤＲＡ
Ｍの容量が大きくなるが、通常、ＳＲＡＭのような高速
動作するメモリの方がＤＲＡＭよりもコストが高いの
で、ＳＲＡＭの容量が減少した分だけメモリ装置全体の
コストが低くなる。In this embodiment, among the data to be accessed first, only the most frequently accessed data is stored in the SRAM, so that all the data accessed first are stored in the SRAM, compared to the first embodiment. , SRAM
Capacity becomes smaller. On the other hand, when the SRAM 23 misses, it is necessary to access all the data to the DRAM 22, so the DRAM 22 holds all the data. Therefore, compared to the first embodiment, the required DRA
Although the capacity of M becomes large, a memory that operates at high speed, such as SRAM, is usually more expensive than DRAM, so the cost of the entire memory device is reduced by the amount of decrease in the capacity of SRAM.
【００５１】なお、この実施例では、メモリ装置がＳＲ
ＡＭ２３とＤＲＡＭ２２で階層構成されている場合を示
したが、実施例２で述べたようにＤＲＡＭ２２の代わり
にＳＤＲＡＭを用いても同様の効果を実現することがで
きる。In this embodiment, the memory device is SR
Although the case where the AM 23 and the DRAM 22 are hierarchically configured is shown, the same effect can be realized by using the SDRAM instead of the DRAM 22 as described in the second embodiment.
【００５２】また、ｎビットのデータのうち最初にアク
セスされるアドレスに対応するｍビットのデータを出力
するメモリがそれ以外のｎ−ｍビットのデータをアクセ
スするメモリよりも高速である場合にも適用することが
できる。Also, when the memory that outputs the m-bit data corresponding to the address that is accessed first among the n-bit data is faster than the memory that accesses the other nm-bit data, Can be applied.
【００５３】たとえば、最初のｍビットのデータを出力
する高速メモリをＳＲＡＭおよびＤＲＡＭなどの揮発性
メモリで構成し、他のｎ−ｍビットのデータを出力する
低速メモリをフラッシュメモリのような不揮発性メモリ
で構成してもよい。For example, a high-speed memory that outputs the first m-bit data is composed of a volatile memory such as SRAM and DRAM, and another low-speed memory that outputs mn-bit data is a non-volatile memory such as a flash memory. It may be configured with a memory.
【００５４】また、高速メモリをＤＲＡＭ、ＳＲＡＭ、
ＥＥＰＲＯＭおよびフラッシュメモリなどの半導体メモ
リで構成し、低速メモリをハードディスク、ＣＤ−ＲＯ
Ｍおよびフロッピーディスクなどの半導体メモリ以外の
メモリで構成してもよい。In addition, a high-speed memory is a DRAM, SRAM,
It is composed of semiconductor memory such as EEPROM and flash memory, and low-speed memory is a hard disk, CD-RO.
It may be configured by a memory other than the semiconductor memory such as M and a floppy disk.
【００５５】また、高速メモリおよび低速メモリの両方
を半導体メモリ以外のメモリで構成してもよい。たとえ
ば高速メモリをハードディスクで構成し、低速メモリを
フロッピーディスクで構成してもよい。Further, both the high speed memory and the low speed memory may be constituted by memories other than the semiconductor memory. For example, the high speed memory may be a hard disk and the low speed memory may be a floppy disk.
【００５６】[0056]
【発明の効果】以上のように、この発明の第１の記憶装
置にあっては、高速の第１の記憶手段と低速の第２の記
憶手段が同時にアクセスされ、ｎビットのデータのうち
の最初のｍビットのデータが第１の記憶手段から出力さ
れた後、他のｎ−ｍビットのデータが第２の記憶手段か
ら出力される。したがって、ｎビットのデータのすべて
が第１の記憶手段から出力される場合に比べ、高価格の
第１の記憶手段の容量が小さくてすみ、装置の低価格化
が図られる。また、最初のｍビットのデータは第１の記
憶手段から出力されるので、データ転送レートが低下す
ることもない。As described above, in the first storage device of the present invention, the high-speed first storage means and the low-speed second storage means are simultaneously accessed, and the n-bit data among the n-bit data is stored. After the first m-bit data is output from the first storage means, the other nm-bit data is output from the second storage means. Therefore, the capacity of the high-priced first storage means can be smaller than that in the case where all the n-bit data is output from the first storage means, and the cost of the device can be reduced. Moreover, since the first m-bit data is output from the first storage means, the data transfer rate does not decrease.
【００５７】また、この発明の第２の記憶装置にあって
は、アクセス頻度が高いｎビットのデータに関しては第
１および第２の記憶手段が同時にアクセスされ、第１の
記憶手段から最初のｍビットのデータが出力された後、
第２の記憶手段から他のｎ−ｍビットのデータが出力さ
れる。また、アクセス頻度が低いｎビットのデータに関
しては第２の記憶手段のみがアクセスされ、第２の記憶
手段からｎビットのデータが出力される。したがって、
ｎビットのデータのうちの最初のｍビットのデータのす
べてが第１の記憶手段から出力される第１の記憶装置に
比べ、高価格の第１の記憶手段の容量が小さくてすみ、
装置の低価格化が図られる。また、アクセス頻度が高い
ｎビットのデータのうちの最初のｍビットのデータは第
１の記憶手段から出力されるので、データ転送レートが
低下することもない。Further, in the second storage device of the present invention, the first and second storage means are simultaneously accessed for the n-bit data having a high access frequency, and the first m means are accessed from the first storage means. After the bit data is output,
The other mn-bit data is output from the second storage means. Further, for n-bit data having a low access frequency, only the second storage means is accessed and n-bit data is output from the second storage means. Therefore,
Compared with the first storage device in which all of the first m-bit data of the n-bit data are output from the first storage device, the capacity of the high-priced first storage device may be small,
The price of the device can be reduced. Further, since the first m-bit data of the n-bit data which is frequently accessed is output from the first storage means, the data transfer rate does not decrease.
【００５８】また、第１および第２の記憶手段を同一チ
ップ上に形成すれば、装置のコンパクト化が図られる。If the first and second storage means are formed on the same chip, the device can be made compact.
【００５９】また、第１の記憶手段はＳＲＡＭであり第
２の記憶手段はＤＲＡＭであることとすれば、第１およ
び第２の記憶手段を容易に構成できる。If the first storage means is SRAM and the second storage means is DRAM, the first and second storage means can be easily constructed.
【００６０】また、第１の記憶手段はＳＲＡＭであり第
２の記憶手段はＳＤＲＡＭであることとすれば、データ
転送レートの一層の向上が図られる。Further, if the first storage means is SRAM and the second storage means is SDRAM, the data transfer rate can be further improved.
【００６１】また、第１の記憶手段は揮発性メモリであ
り、第２の記憶手段は不揮発性メモリであることとすれ
ば、第１および第２の記憶手段を容易に構成できる。If the first storage means is a volatile memory and the second storage means is a non-volatile memory, the first and second storage means can be easily constructed.
【００６２】また、第１の記憶手段は半導体メモリであ
り第２の記憶手段は半導体メモリ以外のメモリであるこ
とすれば、装置価格が低減される。If the first storage means is a semiconductor memory and the second storage means is a memory other than the semiconductor memory, the device cost can be reduced.
【００６３】また、第１および第２の記憶手段は、とも
に半導体メモリ以外のメモリであることとすれば、装置
価格は一層低減される。If both the first and second storage means are memories other than the semiconductor memory, the device cost can be further reduced.
【図１】 この発明の実施例１によるコンピュータのメ
モリ装置の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a memory device of a computer according to a first embodiment of the present invention.
【図２】 図１で示したコンピュータのメモリ装置で構
成されるメモリ空間を示す図である。FIG. 2 is a diagram showing a memory space formed by a memory device of the computer shown in FIG.
【図３】 図１で示したコンピュータのメモリ装置の連
続読出動作を示すタイムチャートである。FIG. 3 is a time chart showing a continuous read operation of the memory device of the computer shown in FIG.
【図４】 図１で示したコンピュータのメモリ装置の改
良例を示すブロック図である。FIG. 4 is a block diagram showing an improved example of the memory device of the computer shown in FIG.
【図５】 この発明の実施例２によるコンピュータのメ
モリ装置の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a memory device of a computer according to a second embodiment of the present invention.
【図６】 図５で示したコンピュータのメモリ装置の連
続読出動作を示すタイムチャートである。6 is a time chart showing a continuous read operation of the memory device of the computer shown in FIG.
【図７】 この発明の実施例３によるコンピュータのメ
モリ装置の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a memory device of a computer according to a third embodiment of the present invention.
【図８】 図７で示したコンピュータのメモリ装置の連
続読出動作を示すタイムチャートである。8 is a time chart showing a continuous read operation of the memory device of the computer shown in FIG.
【図９】 従来のコンピュータの構成を示すブロック図
である。FIG. 9 is a block diagram showing a configuration of a conventional computer.
【図１０】 図９で示したコンピュータのＤＲＡＭの連
続読出動作を示すタイムチャートである。10 is a time chart showing a continuous read operation of the DRAM of the computer shown in FIG.
【図１１】 従来の他のコンピュータの構成を示すブロ
ック図である。FIG. 11 is a block diagram showing the configuration of another conventional computer.
１，１１，２１ コントロール回路、２，２２，３１，
４１ ＤＲＡＭ、３，１３，２３，４２ ＳＲＡＭ、４
セレクタ回路、１２ ＳＤＲＡＭ、２４ ＴＡＧ回
路、２５ゲート回路、３０，４０ ＣＰＵ。1, 11, 21 control circuit, 2, 22, 31,
41 DRAM, 3, 13, 23, 42 SRAM, 4
Selector circuit, 12 SDRAM, 24 TAG circuit, 25 gate circuit, 30, 40 CPU.
Claims (8)
すことが可能な記憶装置であって、 各ｎビットのデータのうちの最初のｍ（ｍ＜ｎ）ビット
のデータを記憶するためのアクセス速度が速い小容量の
第１の記憶手段、 各ｎビットのデータのうちの他のｎ−ｍビットのデータ
を記憶するためのアクセス速度が遅い大容量の第２の記
憶手段、およびアドレス信号に従って前記第１および第
２の記憶手段に同時にアクセスし、前記第１の記憶手段
から前記最初のｍビットのデータを読出すとともに前記
第２の記憶手段から前記他のｎ−ｍビットのデータを読
出して、ｎビットのデータを連続的に出力する制御手段
を備える、記憶装置。1. A storage device capable of reading data in units of n (n ≧ 2) bits, and stores first m (m <n) bits of data of each n bits. A small-capacity first storage means having a high access speed, a large-capacity second storage means having a slow access speed for storing the other nm bits of each n-bit data, and The first and second storage means are simultaneously accessed according to an address signal to read the first m-bit data from the first storage means and the other n-m-bit data from the second storage means. A storage device comprising control means for reading data and continuously outputting n-bit data.
能な記憶装置であって、 各アクセス頻度が高いｎビットのデータのうちの最初の
ｍビットのデータを記憶するためのアクセス速度が速い
小容量の第１の記憶手段、 各アクセス頻度が高いｎビットのデータのうちの他のｎ
−ｍビットのデータと、各アクセス頻度が低いｎビット
のデータとを記憶するためのアクセス速度が遅い大容量
の第２の記憶手段、およびアドレス信号に従って、アク
セス頻度が高いｎビットのデータに関しては前記第１お
よび第２の記憶手段に同時にアクセスして前記第１の記
憶手段から前記最初のｍビットのデータを読出すととも
に前記第２の記憶手段から前記他のｎ−ｍビットのデー
タを読出し、アクセス頻度が低いｎビットのデータに関
しては前記第２の記憶手段のみにアクセスして前記第２
の記憶手段からｎビットのデータを読出して、ｎビット
のデータを連続的に出力する制御手段を備える、記憶装
置。2. A storage device capable of reading data in n-bit units, wherein an access speed for storing the first m-bit data of n-bit data with high access frequency is high. A small-capacity first storage means, other n of n-bit data with high access frequency
With respect to the n-bit data having a high access frequency according to the second storage means of a large capacity having a low access speed for storing the m-bit data and the n-bit data having a low access frequency, and the address signal. Simultaneously accessing the first and second storage means to read the first m-bit data from the first storage means and read the other nm-bit data from the second storage means. For n-bit data having a low access frequency, only the second storage means is accessed to access the second
A storage device comprising: control means for reading n-bit data from the storage means and continuously outputting the n-bit data.
ップ上に形成されている、請求項１または２に記載の記
憶装置。3. The storage device according to claim 1, wherein the first and second storage means are formed on the same chip.
ダムアクセスメモリであり、前記第２の記憶手段はダイ
ナミックランダムアクセスメモリである、請求項１ない
し３のいずれかに記載の記憶装置。4. The storage device according to claim 1, wherein the first storage means is a static random access memory, and the second storage means is a dynamic random access memory.
ダムアクセスメモリであり、前記第２の記憶手段はシン
クロナスダイナミックランダムアクセスメモリである、
請求項１ないし３のいずれかに記載の記憶装置。5. The first storage means is a static random access memory, and the second storage means is a synchronous dynamic random access memory.
The storage device according to claim 1.
り、前記第２の記憶手段は不揮発性メモリである、請求
項１ないし３のいずれかに記載の記憶装置。6. The storage device according to claim 1, wherein the first storage means is a volatile memory, and the second storage means is a non-volatile memory.
り、前記第２の記憶手段は半導体メモリ以外のメモリで
ある、請求項１または２に記載の記憶装置。7. The storage device according to claim 1, wherein the first storage means is a semiconductor memory, and the second storage means is a memory other than a semiconductor memory.
に半導体メモリ以外のメモリである、請求項１または２
に記載の記憶装置。8. The first and second storage means are both memories other than a semiconductor memory.
Storage device according to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139027A JPH08328949A (en) | 1995-06-06 | 1995-06-06 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139027A JPH08328949A (en) | 1995-06-06 | 1995-06-06 | Storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08328949A true JPH08328949A (en) | 1996-12-13 |
Family
ID=15235763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7139027A Pending JPH08328949A (en) | 1995-06-06 | 1995-06-06 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08328949A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10664171B2 (en) | 2013-03-14 | 2020-05-26 | Micron Technology, Inc. | Memory systems and methods including training, data organizing, and/or shadowing |
-
1995
- 1995-06-06 JP JP7139027A patent/JPH08328949A/en active Pending
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