KR970019059A

KR970019059A - Logic Gate Circuit Without Glitch

Info

Publication number: KR970019059A
Application number: KR1019950031486A
Authority: KR
Inventors: 남재욱
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1995-09-23
Filing date: 1995-09-23
Publication date: 1997-04-30

Abstract

본 발명은 P모스 트랜지스터와 N모스 트랜지스터로 구성되는 낸드게이트에 있어 그 N모스 트랜지스터의 글리치 발생 요소를 제거함으로써, 디지탈 설계자가 글리치를 고려하지 않고도 논리게이트의 설계가 가능하도록 한 논리회로에 관한 것인 바, 그 특징은 게이트를 구성하는 P모스 트랜지스터와 N모스 트랜지스터를 다수의 입력신호에 대해 각각 병렬로 연결하여 각각의 P모스 트랜지스터와 N모스 트랜지스터의 두께차에 따라 그 조합 기능이 다른 게이트 회로를 형성하도록 구성함에 있다.The present invention relates to a logic circuit in which a NAND gate composed of a P-MOS transistor and an N-MOS transistor eliminates the glitch generating element of the N-MOS transistor, thereby allowing a digital designer to design a logic gate without considering glitches. The characteristics of the gate circuit are that PMOS transistors and NMOS transistors constituting the gate are connected in parallel with respect to a plurality of input signals, and the combination function differs depending on the thickness difference between the PMOS transistors and the NMOS transistors. In the configuration to form a.

Description

Logic Gate Circuit Without Glitch

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제 2 도는 제 1 도의 각 모스 트랜지스터의 스위칭 경로 지연시간이 "1"인 경우 출력신호별 스위칭 경로지연 시간을 나타낸 참고 진리표,FIG. 2 is a reference truth table showing the switching path delay time for each output signal when the switching path delay time of each MOS transistor of FIG.

제3도는 제1도의 낸드게이트에서 3입력신호(A~C)에 대한 출력신호(Y)파형도로서 (가)는 이상적인 경우의 동작 파형도, (나)는 스위칭 경로 지연시간을 갖는 입력신호에 대한 실시간 동작 파형도, (다)는 두 입력신호(B) (C)를 교환한 경우의 실시간 동작파형도,3 is a waveform diagram of the output signal Y for the three input signals A to C at the NAND gate of FIG. 1, (a) an operating waveform diagram of an ideal case, and (b) an input signal having a switching path delay time. The real-time operating waveform diagram for, (C) is the real-time operating waveform diagram when the two input signals (B) (C) are exchanged,

제3도는 본 발명에 의한 논리게이트회로의 다른 실시예를 보인 3입력 게이트회로도.3 is a three input gate circuit diagram showing another embodiment of a logic gate circuit according to the present invention.

Claims

The P-MOS transistor and the N-MOS transistor constituting the gate are connected in parallel to a plurality of input signals, respectively, so that the combination function forms a gate circuit having a different combination function according to the thickness difference of each P-MOS transistor and the N-MOS transistor. Characterized by a glitch-free logic gate circuit.

※ Note: The disclosure is based on the initial application.