KR200296046Y1 - A frequency divider - Google Patents

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Abstract

본 고안은 고주파 클럭 신호와 분주된 클럭 신호 간의 지연 시간을 줄여 클럭 스큐 문제를 해결한 주파수 분주 장치를 제공하기 위한 것으로서, 이를 위해 본 고안은 상기 목적을 달성하기 위한 본 고안은 고주파 클럭 신호를 분주하여 저주파 클럭 신호를 생성하는 주파수 분주 장치에 있어서, 상기 고주파 클럭 신호의 지연 없이 상기 고주파 클럭 신호에 응답하여 차동 감지 동작을 수행하되 차동 래치 구조로 이루어진 차동 감지 수단; 및 상기 고주파 클럭 신호 및 상기 차동 감지 수단으로부터 출력되는 신호에 응답하여 상기 저주파 클럭 신호를 출력하고, 상기 차동 감지 수단으로 피드백 신호를 출력하는 다이내믹 출력 수단을 포함한다.The present invention is to provide a frequency division apparatus that solves the clock skew problem by reducing the delay time between the high frequency clock signal and the divided clock signal, for this purpose, the present invention for achieving the above object is to divide the high frequency clock signal A frequency division apparatus for generating a low frequency clock signal, comprising: differential sensing means having a differential latch structure to perform a differential sensing operation in response to the high frequency clock signal without delay of the high frequency clock signal; And dynamic output means for outputting the low frequency clock signal in response to the signal output from the high frequency clock signal and the differential sensing means, and outputting a feedback signal to the differential sensing means.

Description

주파수 분주 장치{A frequency divider}A frequency divider

본 고안은 회로 설계에 관한 것으로서, 특히 고주파의 클럭을 분주하여 저주파 클럭을 생성하는 주파수 분주 장치에 관한 것이다.The present invention relates to a circuit design, and more particularly, to a frequency division apparatus for generating a low frequency clock by dividing a high frequency clock.

도 1은 종래의 주파수 분주기로 사용된 D-플립플롭(flipflop)을 도시한 도면이다.1 is a diagram illustrating a D-flip flop used as a conventional frequency divider.

도 1에 도시된 바와 같이, D-플립플롭은 클럭 신호(clock)의 상승 에지 (rising edge)에 응답하여 구동하고, 부출력신호(/Q)가 입력 신호(D)로 인가되어 2번의 클럭킹(clocking)에 의해 1/2분주된 클럭 신호(clock)를 출력 신호(out)로 내보낸다.As shown in Fig. 1, the D-flip-flop is driven in response to the rising edge of the clock signal, and the sub-output signal / Q is applied as the input signal D to clock twice. The clock signal divided by 1/2 is sent to the output signal out by (clocking).

이러한 종래의 주파수 분주기는 클럭 신호(clock)의 입력으로부터 출력 신호 (out)의 출력까지 지연 시간이 존재함으로 인해 출력 신호의 파형이 찌그러지고, 고주파의 클럭 신호와 분주된 클럭 신호 사이에 클럭 스큐(clock skew)가 발생한다.In this conventional frequency divider, the waveform of the output signal is distorted due to the presence of a delay time from the input of the clock signal to the output of the output signal (out), and the clock skew between the high frequency clock signal and the divided clock signal. (clock skew) occurs.

본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 고주파 클럭 신호와 분주된 클럭 신호 간의 지연 시간을 줄여 클럭 스큐 문제를 해결한 주파수 분주 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a frequency division apparatus that solves a clock skew problem by reducing a delay time between a high frequency clock signal and a divided clock signal.

도 1은 종래의 주파수 분주기를 도시한 도면.1 shows a conventional frequency divider.

도 2는 본 고안의 일실시예에 따른 주파수 분주기의 회로도.2 is a circuit diagram of a frequency divider according to an embodiment of the present invention.

도 3은 본 고안의 일실시예에 따른 상기 도 2의 주파수 분주기에 대한 시뮬레이션도.3 is a simulation diagram for the frequency divider of FIG. 2 according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

200 : 차동 래치 210 : 다이내믹 회로부200: differential latch 210: dynamic circuit portion

상기 목적을 달성하기 위한 본 고안은 고주파 클럭 신호를 분주하여 저주파 클럭 신호를 생성하는 주파수 분주 장치에 있어서, 상기 고주파 클럭 신호의 지연없이 상기 고주파 클럭 신호에 응답하여 차동 감지 동작을 수행하되 차동 래치 구조로 이루어진 차동 감지 수단; 및 상기 고주파 클럭 신호 및 상기 차동 감지 수단으로부터 출력되는 신호에 응답하여 상기 저주파 클럭 신호를 출력하고, 상기 차동 감지 수단으로 피드백 신호를 출력하는 다이내믹 출력 수단을 포함하여 이루어진다.In order to achieve the above object, the present invention provides a frequency division apparatus for generating a low frequency clock signal by dividing a high frequency clock signal, and performing a differential sensing operation in response to the high frequency clock signal without delay of the high frequency clock signal. Differential sensing means; And dynamic output means for outputting the low frequency clock signal in response to the signal output from the high frequency clock signal and the differential sensing means, and outputting a feedback signal to the differential sensing means.

이하, 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자가 본 고안의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 고안의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, in order to explain in detail enough that a person having ordinary knowledge in the technical field to which the present invention pertains, the most preferred embodiment of the present invention will be described with reference to the accompanying drawings. do.

도 2는 본 고안의 일실시예에 따른 주파수 분주기의 회로도로서, 도면부호 200은 차동 래치(differential latch), 210은 다이내믹 회로부를 각각 나타낸다.FIG. 2 is a circuit diagram of a frequency divider according to an embodiment of the present invention, where 200 is a differential latch and 210 is a dynamic circuit.

구체적으로, 차동 래치(200)는 전원전압단과 접지전원단 사이에 차례로 직렬 접속되는 2개의 피모스트랜지스터(P1, P2)와 엔모스트랜지스터(N1), P1 및 P2의 공통 노드단(노드 1)과 접지전원단 사이에 직렬 접속되는 피모스트랜지스터(P3)와 엔모스트랜지스터(N2)로 이루어진다. 여기서, P1은 게이트로 입력 신호(clock)를 인가받고, P2는 게이트로 P3과 N2의 공통 노드단(노드 3) 신호를 인가받으며, P3은 게이트로 P2와 N1의 공통 노드단(노드 2) 신호를 인가받는다. 그리고, N2 및 N1은 자신의 게이트로 다이내믹 회로부(210)로부터 피드백된 출력 신호(out) 및 반전된 출력 신호를 입력받는다.In detail, the differential latch 200 includes two PMOS transistors P1 and P2 and NMOS transistors N1, P1, and P2, which are connected in series between a power supply voltage terminal and a ground power supply terminal in sequence (node 1). And a PMOS transistor P3 and an NMOS transistor N2 connected in series between the ground and the power supply terminal. Here, P1 receives an input signal (clock) as a gate, P2 receives a common node terminal (node 3) signal of P3 and N2 as a gate, and P3 receives a common node terminal (node 2) of P2 and N1 as a gate. The signal is applied. N2 and N1 receive the output signal out and the inverted output signal fed back from the dynamic circuit unit 210 to their gates.

다음으로, 다이내믹 회로부(210)는 전원전압단과 접지전원단 사이에 차례로 직렬접속되는 피모스트랜지스터(P4) 및 2개의 엔모스트랜지스터(N3, N5)와, 전원전압단과 접지전원단 사이에 차례로 직렬접속되는 피모스트랜지스터(P5) 및 2개의 엔모스트랜지스터(N4, N6)와, P5와 N4의 공통 노드단(노드 5)에 연결되어 출력 신호 (out)를 생성하는 인버터(I1)로 이루어진다. 여기서, P5는 게이트로 P4 및 N3의 공통 노드단(노드 4) 신호를 인가받고, P4, N4 및 N5는 입력 신호(clock)를 게이트로 직접 인가받으며, N3은 게이트로 노드 2의 신호를 인가받는다. 그리고, N6은 게이트로 노드 3의 신호를 인가받는다.Next, the dynamic circuit unit 210 serially connects the PMOS transistor P4 and the two NMOS transistors N3 and N5 which are sequentially connected between the power supply voltage terminal and the ground power supply terminal, and the power supply voltage terminal and the ground power supply terminal. PIM transistor P5 and two NMOS transistors N4 and N6 connected to each other, and an inverter I1 connected to a common node terminal (node 5) of P5 and N4 to generate an output signal out. Here, P5 receives a common node terminal (node 4) signal of P4 and N3 as a gate, P4, N4 and N5 directly receives an input clock as a gate, and N3 applies a signal of node 2 as a gate. Receive. N6 receives a signal of node 3 as a gate.

상기와 같이 구성되는 본 고안을 참조하면, 입력 신호(clock)가 "로우(LOW)"로 입력될 경우 차동 래치(200)는, P1이 턴-온(turn-on)되어 출력 신호(out)로부터피드백된 신호에 응답하여 노드 2 및 노드 3의 신호를 차동 감지한다. 그리고, 다이내믹 회로부(210)에서는 입력 신호(clock)를 게이트 입력으로 받는 N4 및 P5가 모두 턴-오프(turn-off)되어 출력 신호(out)를 이전 값으로 계속 유지한다.Referring to the present invention configured as described above, when the input signal (clock) is input to the "low (LOW)", the differential latch 200, P1 is turned on (turn-on), the output signal (out) Differential sense of the signals from node 2 and node 3 in response to the feedback signal from. In the dynamic circuit unit 210, both N4 and P5, which receive an input signal (clock) as a gate input, are turned off to maintain the output signal out at a previous value.

다음으로, 입력 신호(clock)가 "로우(LOW)"에서 "하이(HIGH)"로 변하게 되면, 차동 래치(200)는 P1이 턴-오프되어 동작하지 않고, P2 및 P3을 통해 노드 2 및 노드 3의 값을 그대로 유지하게 된다. 그리고, 다이내믹 회로부(210)에서는 N5 및 N4가 턴-온되고, 노드 2 및 노드 3 신호에 의해 N3 및 N6의 턴-온 또는 턴-오프가 제어되어 출력 신호(output)를 빠르게 출력하게 된다.Next, when the input signal is changed from " LOW " to " HIGH ", the differential latch 200 does not operate because P1 is turned off, and the node 2 and P3 through P2 and P3 do not operate. It will keep the value of node 3. In the dynamic circuit unit 210, N5 and N4 are turned on, and the turn-on or turn-off of N3 and N6 is controlled by the node 2 and node 3 signals to quickly output an output signal.

도 3은 본 고안의 일실시예에 따른 상기 도 2의 주파수 분주기에 대한 시뮬레이션도로서, 도면에 도시된 바와 같이 본 고안의 주파수 분주기를 통해 100MHz의 고주파 입력 신호(clock)에 응답하여 찌그러짐없는 깨끗한 파형의 50MHz의 2분주된 저주파 출력 신호(out)가 출력됨을 알 수 있다.FIG. 3 is a simulation diagram of the frequency divider of FIG. 2 according to an embodiment of the present invention, and is distorted in response to a high frequency input signal of 100 MHz through the frequency divider of the present invention as shown in the drawing. It can be seen that a 50 MHz two-divided low frequency output signal (out) of a clean waveform is output.

또한, 본 고안은 다수의 클럭을 사용하는 회로에서 필요한 각 클럭을 외부에서 입력받지 않고, 가장 높은 클럭을 분주해 필요한 다수개의 클럭을 만들어내는 분주 회로로 사용되어, 칩을 동기화시키고 제어하는데 적용될 수 있다.In addition, the present invention is used as a divider circuit that divides the highest clock and generates a plurality of required clocks without receiving each clock required from a circuit using a plurality of clocks externally, and can be applied to synchronize and control chips. have.

이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 고안은 입력 신호에 응답하는 차동 래치 구조를 사용하여 입력 신호를 지연없이 바로 차동 감지하고, 출력단에 다이내믹 회로부를 두어 차동 감지된 입력을 곧바로 출력으로 전달함으로써, 고주파 입력 신호와 분주된 출력 신호 간의 지연 시간을 줄여 클럭 스큐 문제를 해결하였으며, 이로 인해 분주된 클럭 신호를 사용하는 전체 칩의 신뢰도를 높이는 효과가 있다.The present invention made as described above uses a differential latch structure that responds to the input signal to differentially sense the input signal immediately without delay, and by placing a dynamic circuit portion at the output stage to directly transmit the differential sensed input to the output, high frequency input signal and division The clock skew problem is solved by reducing the delay time between the output signals. This increases the reliability of the entire chip using the divided clock signal.

Claims (3)

고주파 클럭 신호를 분주하여 저주파 클럭 신호를 생성하는 주파수 분주 장치에 있어서,A frequency division apparatus for dividing a high frequency clock signal to generate a low frequency clock signal, 상기 고주파 클럭 신호의 지연 없이 상기 고주파 클럭 신호에 응답하여 차동 감지 동작을 수행하되 차동 래치 구조로 이루어진 차동 감지 수단; 및Differential sensing means configured to perform a differential sensing operation in response to the high frequency clock signal without delay of the high frequency clock signal; And 상기 고주파 클럭 신호 및 상기 차동 감지 수단으로부터 출력되는 신호에 응답하여 상기 저주파 클럭 신호를 출력하고, 상기 차동 감지 수단으로 피드백 신호를 출력하는 다이내믹 출력 수단A dynamic output means for outputting the low frequency clock signal in response to the signal output from the high frequency clock signal and the differential sensing means, and outputting a feedback signal to the differential sensing means 을 포함하여 이루어지는 주파수 분주 장치.Frequency division device comprising a. 제 1 항에 있어서, 상기 차동 감지 수단은,The method of claim 1, wherein the differential sensing means, 제1 전원 공급단과 제2 전원 공급단 사이에 차례로 직렬접속되는 제1, 제2 피모스트랜지스터 및 제1 엔모스트랜지스터;First, second PMOS transistors, and first NMOS transistors that are sequentially connected between the first power supply terminal and the second power supply terminal; 상기 제1 및 제2 피모스트랜지스터 사이의 제1 공통 노드와 상기 제2 전원 공급단 사이에 직렬접속되는 제3 피모스트랜지스터 및 제2 엔모스트랜지스터를 포함하여 이루어지며,And a third PMOS transistor and a second NMOS transistor connected in series between the first common node and the second power supply terminal between the first and second PMOS transistors, 상기 제1 피모스트랜지스터는 게이트로 상기 고주파 클럭 신호를 인가받고, 상기 제1 및 제2 엔모스트랜지스터는 게이트로 상기 피드백 신호를 인가받으며,The first PMOS transistor receives the high frequency clock signal through a gate, and the first and second NMOS transistors receive the feedback signal through a gate. 상기 제2 및 상기 제3 피모스트랜지스터는 크로스-커플로 연결된 것을 특징으로 하는 주파수 분주 장치.And the second and the third PMOS transistors are cross-coupled. 제 2 항에 있어서, 상기 다이내믹 출력 수단은,The method of claim 2, wherein the dynamic output means, 상기 제1 전원 공급단과 상기 제2 전원 공급단 사이에 차례로 직렬접속되는 제4 피모스트랜지스터, 제3 및 제4 엔모스트랜지스터;A fourth PMOS transistor, a third and a fourth NMOS transistor, which are sequentially connected in series between the first power supply terminal and the second power supply terminal; 상기 제1 전원 공급단과 상기 제2 전원 공급단 사이에 차례로 직렬접속되는 제5 피모스트랜지스터, 제5 및 제6 엔모스트랜지스터를 포함하여 이루어지고,And a fifth PMOS transistor, a fifth and a sixth NMOS transistor, which are sequentially connected between the first power supply terminal and the second power supply terminal in series. 상기 제5 피모스트랜지스터는, 상기 제4 피모스트랜지스터와 상기 제3 엔모스트랜지스터 사이의 제2 공통 노드에 게이트가 연결되고,The fifth PMOS transistor has a gate connected to a second common node between the fourth PMOS transistor and the third NMOS transistor, 상기 제4 피모스트랜지스터, 상기 제4 및 제5 엔모스트랜지스터는, 상기 고주파 클럭 신호를 게이트로 직접 인가받고,The fourth PMOS transistor and the fourth and fifth NMOS transistors are directly supplied with the high frequency clock signal to a gate, 상기 제3 엔모스트랜지스터는, 상기 제2 피모스트랜지스터와 상기 제1 엔모스트랜지스터 사이의 제3 공통 노드에 게이트가 연결되고,The third NMOS transistor has a gate connected to a third common node between the second PMOS transistor and the first NMOS transistor, 상기 제6 엔모스트랜지스터는, 상기 제3 피모스트랜지스터와 상기 제2 엔모스트랜지스터 사이의 제4 공통 노드에 게이트가 연결되며,The sixth NMOS transistor has a gate connected to a fourth common node between the third PMOS transistor and the second NMOS transistor, 상기 제5 피모스트랜지스터와 상기 제4 엔모스트랜지스터 사이의 공통 노드단으로부터 상기 저주파 클럭 신호를 출력하는 것을 특징으로 하는 주파수 분주 장치.And outputting the low frequency clock signal from a common node terminal between the fifth PMOS transistor and the fourth NMOS transistor.
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