KR100252770B1 - Ring oscillator - Google Patents

Ring oscillator Download PDF

Info

Publication number
KR100252770B1
KR100252770B1 KR1019970029644A KR19970029644A KR100252770B1 KR 100252770 B1 KR100252770 B1 KR 100252770B1 KR 1019970029644 A KR1019970029644 A KR 1019970029644A KR 19970029644 A KR19970029644 A KR 19970029644A KR 100252770 B1 KR100252770 B1 KR 100252770B1
Authority
KR
South Korea
Prior art keywords
terminal
unit inverter
power supply
pmos transistor
ring oscillator
Prior art date
Application number
KR1019970029644A
Other languages
Korean (ko)
Other versions
KR19990005447A (en
Inventor
이석준
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970029644A priority Critical patent/KR100252770B1/en
Publication of KR19990005447A publication Critical patent/KR19990005447A/en
Application granted granted Critical
Publication of KR100252770B1 publication Critical patent/KR100252770B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/354—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

PURPOSE: A ring oscillator is provided which asynchronously applies signals to the input ports of NMOS and PMOS transistors constructing a unit inverter stage through negative delay to compensate for the operation speed of a MOS transistor having a slow operation speed to generate a fast frequency. CONSTITUTION: A ring oscillator is constructed in a manner that a plurality of unit inverter stages(40-1,40-2,40-3,40-4,40-5) are serially connected. Each of the plurality of inverter stages includes a negative delay for negative-delaying a clock signal applied to an input terminal, a PMOS transistor which is connected between a power supply and ground and whose gate receives the delayed clock signal output from the negative delay, and an NMOS transistor whose gate receives the clock signal.

Description

링 오실레이터{RING OSCILLATOR}Ring Oscillator {RING OSCILLATOR}

본 발명은 링 오실레이터에 관한 것으로서, 특히 높은 주파수의 다중위상 클럭을 발생할 수 있는 링 오실레이터에 관한 것이다.The present invention relates to ring oscillators, and more particularly to ring oscillators capable of generating high frequency multiphase clocks.

일반적으로, 고속 데이터 전송에서 클럭신호 복원은 전체 시스템의 성능을 결정지으며, 이러한 클럭신호 복원을 위하여 입력되는 신호를 다중위상 클럭으로 샘플링하는 방법을 사용하는데, 이때 다중위상 클럭의 탭(TAP)에서 탭까지의 공간이 클럭신호 복원의 위상 잡음을 결정한다. 또한, 다중위상 클럭은 VLSI에서 데이터 패스를 제어하기 위하여 매우 중요하다.In general, clock signal recovery in high-speed data transmission determines the performance of the entire system. In order to recover the clock signal, a clock signal is input to a multiphase clock. In this case, a tap of a multiphase clock (TAP) is used. The space up to the tap determines the phase noise of the clock signal recovery. In addition, multiphase clocks are very important for controlling the data path in VLSI.

이러한 다중위상 클럭을 발생시키기 위해 일반적으로 링 오실레이터가 많이 사용되고 있는 데, 링 오실레이터는 다수개 인버터단의 입출력단을 서로 연결하여 체인(chain) 형식으로 구성하여 시스템 동기화 및 데이터 샘플링 시 사용되는 고주파 클럭을 생성한다.Ring oscillators are generally used to generate such multiphase clocks. Ring oscillators are connected to input and output terminals of a plurality of inverter stages in a chain to form a high frequency clock used for system synchronization and data sampling. Create

상기 링 오실레이터의 발진 주파수는 각 인버터단의 지연의 합의 역수에 의하여 결정되며, 링 오실레이터의 탭에서 탭까지의 최소 공간은 인버터 지연의 2배보다 작게 만들 수 없다.The oscillation frequency of the ring oscillator is determined by the inverse of the sum of the delays of the inverter stages, and the minimum space from the tap to the tap of the ring oscillator cannot be made smaller than twice the inverter delay.

도 1은 종래의 링 오실레이터에 구비되는 단위 인버터단의 회로도이고, 도 2는 상기 도 1에 도시된 종래의 단위 인버터단의 특성도이다.1 is a circuit diagram of a unit inverter stage provided in a conventional ring oscillator, and FIG. 2 is a characteristic diagram of a conventional unit inverter stage illustrated in FIG. 1.

도 1 및 도 2를 참조하여, 종래의 단위 인버터단에 대해 구체적으로 설명한다.1 and 2, a conventional unit inverter stage will be described in detail.

도면을 참조하면, 종래의 단위 인버터단은 입력신호(IN)가 게이트에 각각 동시에 인가되며, 전원전압단과 접지전원단 사이에 직렬 연결된 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)로 이루어지는 CMOS 인버터(10)로 구성된다.Referring to the drawings, in the conventional unit inverter stage, the input signal IN is applied to the gate at the same time, and a CMOS inverter (PMOS transistor PM1 and NMOS transistor NM1 connected in series between the power supply voltage terminal and the ground power supply terminal ( 10).

도 2의 (A)는 단위 인버터단의 입력단(IN)으로 인가되는 클럭신호이며, (B)는 CMOS 인버터(10)로부터 출력되는 출력신호(OUT)이다.2A is a clock signal applied to the input terminal IN of the unit inverter stage, and (B) is an output signal OUT output from the CMOS inverter 10.

(a)구간에서는, NMOS 트랜지스터(NM1)가 턴온되고, PMOS 트랜지스터(PM1)가 턴오프되어 (B)의 신호는 지연타이밍과 폴링 타이밍 후 로우상태로 천이된다.In the section (a), the NMOS transistor NM1 is turned on, and the PMOS transistor PM1 is turned off so that the signal of (B) transitions to a low state after delay timing and polling timing.

(b)구간에서는, NMOS 트랜지스터(NM1)는 턴오프되고, PMOS 트랜지스터(PM1)가 턴온되어 (B)의 신호는 지연 타이밍과 라이징 타이밍 후 하이상태가 된다.In the section (b), the NMOS transistor NM1 is turned off and the PMOS transistor PM1 is turned on so that the signal of (B) becomes high after a delay timing and a rising timing.

종래의 링 오실레이터는 샘플링 신호를 이용해 여러개 위상의 클럭 신호를 만들기 위하여 상기한 바와 같은 종래의 단위 인버터단을 다수개 연결하여 구성되는 데, 이와 같이 구성될 경우, 단위 인버터단 자체의 라이징 타이밍 및 폴링 타이밍을 포함한 지연 타이밍이 클럭 주파수에 결정적 영향을 미치게 되어 고주파 클럭 생성이 어려운 문제가 있다.The conventional ring oscillator is configured by connecting a plurality of conventional unit inverter stages as described above in order to make clock signals of multiple phases using sampling signals. In this configuration, the rising timing and polling of the unit inverter stage itself can be achieved. Delay timing including timing has a decisive effect on the clock frequency, making it difficult to generate a high frequency clock.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 네거티브 지연을 통해 단위 인버터단을 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터의 각 입력단으로 인가되는 신호를 서로 다른 시간에 인가함으로써, 동작이 느린 MOS 트랜지스터의 동작 속도를 보상하여 빠른 속도의 주파수를 발생할 수 있고, 또한 폭이 작은 다중위상 클럭신호를 발생할 수 있는 링 오실레이터를 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems of the prior art, by applying a signal applied to each input terminal of the NMOS transistor and the PMOS transistor constituting the unit inverter stage through a negative delay at different times, It is an object of the present invention to provide a ring oscillator capable of compensating the operation speed of a slow MOS transistor to generate a high frequency and generating a small multiphase clock signal.

도 1은 종래의 링 오실레이터에 구비되는 단위 인버터단의 회로도.1 is a circuit diagram of a unit inverter stage provided in a conventional ring oscillator.

도 2는 상기 도 1에 도시된 종래의 단위 인버터단의 특성도.2 is a characteristic diagram of a conventional unit inverter stage shown in FIG.

도 3은 본 발명의 링 오실레이터에 구비되는 단위 인버터단의 일실시예적인 구체 회로도.Figure 3 is a specific circuit diagram of one embodiment of a unit inverter stage provided in the ring oscillator of the present invention.

도 4는 상기 도 3에 도시된 본 발명의 단위 인버터단의 특성도.4 is a characteristic diagram of a unit inverter stage of the present invention shown in FIG.

도 5는 상기 도 3의 단위 인버터단을 다수개 직렬 연결하여 구성한 본 발명의 개념적인 링 오실레이터의 회로도.FIG. 5 is a circuit diagram of a conceptual ring oscillator of the present invention in which a plurality of unit inverter stages of FIG. 3 are connected in series. FIG.

도 6은 상기 도 5의 개념적인 링 오실레이터를 실제 구현한 일실시 회로도.FIG. 6 is a circuit diagram of an exemplary implementation of the conceptual ring oscillator of FIG. 5.

도 7은 종래의 링 오실레이터의 특성도.7 is a characteristic diagram of a conventional ring oscillator.

도 8은 상기 도 6의 본 발명의 일실시예에 따른 링 오실레이터의 특성도.8 is a characteristic diagram of a ring oscillator according to an embodiment of the present invention of FIG.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10: CMOS 인버터 20: 네거티브 지연부10: CMOS inverter 20: negative delay section

따라서, 이와 같은 목적을 달성하기 위한 본 발명은, 다수의 단위 인버터단이 직렬 연결되는 링 오실레이터에 있어서, 상기 다수의 단위 인버터단 각각은, 입력단으로 인가되는 클럭 신호를 네거티브 지연하기 위한 네거티브 지연 수단; 상기 전원전압단 및 상기 접지전원단 사이에 연결되며, 게이트단으로 상기 네거티브 지연 수단으로부터 출력되는 지연된 클럭 신호를 입력받는 PMOS 트랜지스터 및 게이트단으로 상기 클럭 신호를 입력받는 NMOS 트랜지스터를 포함하여 이루어진다.Accordingly, in order to achieve the above object, the present invention provides a ring oscillator in which a plurality of unit inverter stages are connected in series, each of the plurality of unit inverter stages having a negative delay means for negatively delaying a clock signal applied to an input terminal. ; And a PMOS transistor connected between the power supply voltage terminal and the ground power supply terminal and receiving a delayed clock signal output from the negative delay means to a gate terminal and an NMOS transistor receiving the clock signal to a gate terminal.

또한, 본 발명은 차례로 직렬 연결되는 다수의 단위 인버터단을 포함하는 링 오실레이터에 있어서, 상기 다수의 단위 인버터단 중 임의의 한 제N(N은 양의 정수) 단위 인버터단은, 상기 전원전압단 및 상기 접지전원단 사이에 연결되며, 상기 다수의 단위 인버터단 중 임의의 한 제N-3 단위 인버터단의 출력단에 게이트단이 연결되는 PMOS 트랜지스터 및 상기 다수의 단위 인버터단 중 임의의 한 제N-1 단위 인버터단의 출력단에 게이트단이 연결되는 NMOS 트랜지스터를 포함하여 이루어진다.The present invention also provides a ring oscillator including a plurality of unit inverter stages connected in series, wherein any one of the plurality of unit inverter stages (N is a positive integer) unit inverter stage is the power supply voltage stage. And a PMOS transistor connected between the ground power supply terminal and a gate terminal connected to an output terminal of the N-3 unit inverter terminal among any one of the plurality of unit inverter stages, and any one N of the plurality of unit inverter stages. The NMOS transistor includes a gate terminal connected to an output terminal of a unit inverter stage.

이하, 도 3내지 도 8을 참조하여 본 발명의 바람직한 일실시예를 설명한다.Hereinafter, a preferred embodiment of the present invention will be described with reference to FIGS. 3 to 8.

도 3은 본 발명의 링 오실레이터에 구비되는 단위 인버터단의 일실시예적인 구체 회로도이다.3 is a detailed circuit diagram of an embodiment of a unit inverter stage included in a ring oscillator of the present invention.

도 3을 참조하면, 본 발명의 단위 인버터단은, 도 1과 마찬가지로 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)로 구성된 CMOS 인버터(10)를 구비한다.Referring to FIG. 3, the unit inverter stage of the present invention includes a CMOS inverter 10 composed of a PMOS transistor PM1 and an NMOS transistor NM1 as in FIG. 1.

또한, 본 발명의 단위 인버터단은 입력단(IN) 및 PMOS 트랜지스터(PM1)의 게이트단 사이에 입력신호를 네거티브 지연시키는 네거티브 지연부(20)를 더 구비하여, 입력단(IN)을 통해 입력된 클럭신호가 NMOS 트랜지스터(NM1)의 게이트단보다 PMOS 트랜지스터(PM1)의 게이트단에 먼저 인가되도록 한다.In addition, the unit inverter stage of the present invention further comprises a negative delay unit 20 for negatively delaying the input signal between the input terminal IN and the gate terminal of the PMOS transistor PM1, and the clock inputted through the input terminal IN. The signal is applied to the gate terminal of the PMOS transistor PM1 before the gate terminal of the NMOS transistor NM1.

상기와 같은 구성을 가지는 본 발명의 단위 인버터단의 동작을 도 4의 특성도를 참조하여 설명한다.The operation of the unit inverter stage of the present invention having the above configuration will be described with reference to the characteristic diagram of FIG.

도 4를 참조하면, (A)는 NMOS 트랜지스터(NM1)의 게이트에 인가되는 클럭신호(IN), (B)는 네거티브 지연부(20)를 통해 PMOS 트랜지스터(PM1)의 게이트단에 인가되는 네거티브 지연된 클럭신호(IN_d), (C)는 CMOS 인버터(10)로부터 출력되는 출력신호(OUT)를 각각 도시한 것이다.Referring to FIG. 4, (A) is a clock signal IN applied to the gate of the NMOS transistor NM1, and (B) is a negative applied to the gate terminal of the PMOS transistor PM1 through the negative delay unit 20. Delayed clock signals IN_d and C show output signals OUT output from the CMOS inverter 10, respectively.

이때, (A)는 입력단(IN)을 통해 입력된 클럭신호가 NMOS 트랜지스터(NM1)의 게이트단에 곧바로 인가되는 클럭신호이고, (B)는 입력단(IN)을 통해 입력된 클럭신호가 네거티브 지연부(20)를 통하여 네거티브 지연되어 (A)의 클럭신호보다 먼저 PMOS 트랜지스터(PM1)의 게이트단에 인가되는 클럭신호이다.At this time, (A) is a clock signal to which the clock signal input through the input terminal (IN) is applied directly to the gate terminal of the NMOS transistor (NM1), (B) is a negative delay of the clock signal input through the input terminal (IN) It is a clock signal applied to the gate terminal of the PMOS transistor PM1 before the clock signal of (A) by being negatively delayed through the unit 20.

도 4의 (a)구간에서는, NMOS 트랜지스터(NM1)가 턴오프되고, PMOS 트랜지스터(PM1)가 턴온되어 (C)의 신호는 로우에서 하이로 천이된다.In the section (a) of FIG. 4, the NMOS transistor NM1 is turned off, the PMOS transistor PM1 is turned on, and the signal of (C) transitions from low to high.

(b)구간에서는, NMOS 트랜지스터(NM1)는 턴오프상태가 유지되고, PMOS 트랜지스터(PM1)가 턴오프되어 (C)의 신호는 하이상태가 유지된다.In the section (b), the NMOS transistor NM1 remains turned off, the PMOS transistor PM1 is turned off, and the signal of (C) remains high.

(c)의 구간에서는, NMOS 트랜지스터(NM1)가 턴온되고, PMOS 트랜지스터(PM1)가 턴오프되어 (C)의 신호는 하이에서 로우로 천이된다.In the section (c), the NMOS transistor NM1 is turned on, the PMOS transistor PM1 is turned off, and the signal of (C) transitions from high to low.

(d)구간에서는, NMOS 트랜지스터(NM1)는 턴온상태가 유지되고, PMOS 트랜지스터(PM1)가 턴온되어 (C)의 신호는 단기간 동안 로우상태가 유지된 후 로우에서 하이로 천이된다.In the section (d), the NMOS transistor NM1 remains turned on, and the PMOS transistor PM1 is turned on so that the signal of (C) transitions from low to high after being kept low for a short time.

상기와 같이 본 발명의 단위 인버터단은 입력단을 통해 입력된 클럭신호가 네거티브 지연부(20)에 의해 네거티브 지연되어 PMOS 트랜지스터(PM1)의 게이트단에 인가됨으로써, 클럭신호(IN)가 NMOS 트랜지스터(NM1)의 게이트단보다 PMOS 트랜지스터(PM1)의 게이트단에 먼저 전달되어 (a)구간에서 보여지는 것처럼 CMOS 인버터(10)의 출력신호(C)가 로우에서 하이로 천이될 때, PMOS 트랜지스터(PM1)가 먼저 턴온되어 NMOS 트랜지스터보다 속도가 느린 PMOS 트랜지스터의 동작을 보상하여 출력신호(C)를 종래의 지연단에 비해 빨리 로우에서 하이로 천이시킨다.As described above, in the unit inverter terminal of the present invention, the clock signal input through the input terminal is negatively delayed by the negative delay unit 20 and applied to the gate terminal of the PMOS transistor PM1, whereby the clock signal IN is applied to the NMOS transistor ( When the output signal C of the CMOS inverter 10 transitions from low to high as shown in the section (a) and is transferred to the gate end of the PMOS transistor PM1 rather than the gate end of the NM1, the PMOS transistor PM1 ) Is first turned on to compensate for the operation of the PMOS transistor, which is slower than the NMOS transistor, and causes the output signal C to transition from low to high faster than the conventional delay stage.

또한, (c)구간에서처럼, CMOS 인버터(10)의 출력신호(C)가 하이에서 로우로 천이될 경우, 네거티브 지연부(20)에 의해 NMOS 트랜지스터(NM1)가 턴온되기 전에 PMOS 트랜지스터(PM1)가 먼저 턴오프되어 하이에서 로우로의 출력 신호 천이가 빨라진다.Also, as in section (c), when the output signal C of the CMOS inverter 10 transitions from high to low, the PMOS transistor PM1 before the NMOS transistor NM1 is turned on by the negative delay unit 20. Is first turned off to speed up the transition of the output signal from high to low.

따라서, 본 발명의 단위 인버터단을 이용하여 링 오실레이터를 구성하면, 클럭신호의 탭에서 탭까지 지연도 종래의 링 오실레이터에서 얻을 수 있는 최소값보다 작으므로 인하여 다중위상 클럭 샘플링 성능을 높일 수 있다.Therefore, when the ring oscillator is configured using the unit inverter stage of the present invention, the delay from the tap to the tap of the clock signal is also smaller than the minimum value obtained by the conventional ring oscillator, thereby increasing the multiphase clock sampling performance.

도 5는 상기 도 3의 단위 인버터단을 다수개 직렬 연결하여 구성한 본 발명의 개념적인 링 오실레이터의 회로도로서, 네거티브 지연부(20)와 CMOS 인버터(10)로 이루어진 제1 단위 인버터단(30-1)과, 제1 단위 인버터단(30-1)의 출력단에 입력단이 연결된 네거티브 지연부(20)와 CMOS 인버터(10)로 구성되는 제2 단위 인버터단(30-2)과, 제2 단위 인버터단(30-2)의 출력단에 입력단이 연결된 네거티브 지연부(20)와 CMOS 인버터(10)로 구성되는 제3 단위 인버터단(30-3)과, 제3 단위 인버터단(30-3)의 출력단에 입력단이 연결된 네거티브 지연부(20)와 CMOS 인버터(10)로 이루어진 제4 단위 인버터단(30-4)과, 제4 단위 인버터단(30-4)의 출력단에 입력단이 연결된 네거티브 지연부(20)와 CMOS 인버터(10)로 구성되며, 출력단이 제1 단위 인버터단(30-1)의 입력단으로 궤환되는 제5 단위 인버터단(30-5)으로 이루어지는 데, 본 발명의 링 오실레이터 구성은 비단 도 5에 한정되지 않고 다수의 단위 인버터단을 더 연결하여 확장 구성할 수도 있다.FIG. 5 is a circuit diagram of a conceptual ring oscillator of the present invention in which a plurality of unit inverter stages of FIG. 3 are connected in series, and includes a negative delay unit 20 and a CMOS inverter 10. 1), a second unit inverter stage 30-2 comprising a negative delay unit 20 and a CMOS inverter 10 having an input terminal coupled to an output terminal of the first unit inverter stage 30-1, and a second unit. A third unit inverter stage 30-3 including a negative delay unit 20 and a CMOS inverter 10 having an input terminal coupled to an output terminal of the inverter stage 30-2, and a third unit inverter stage 30-3. The negative delay unit 20 having the input terminal connected to the output terminal of the fourth delay unit 30-4 including the CMOS inverter 10 and the negative delay terminal having the input terminal connected to the output terminal of the fourth unit inverter stage 30-4. A fifth unit inverter configured of a unit 20 and a CMOS inverter 10, and an output terminal of which is fed back to an input terminal of the first unit inverter stage 30-1. Having made of 30-5, the ring oscillator configuration of the present invention may not be limited to the non-single 5 configured to expand further connected to a plurality of unit inverter stage.

도 6은 상기 도 5의 개념적인 링 오실레이터를 실제 구현한 일실시 회로도로서, 전원전압과 접지사이에 직렬 연결된 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)로 각각 이루어진 제1 내지 제5 단위 인버터단(40-1 ∼ 40-5)을 포함하되, PMOS 트랜지스터의 게이트단으로 네거티브 지연된 클럭 신호가 인가되도록 구성되어진다.FIG. 6 is a circuit diagram of an exemplary implementation of the conceptual ring oscillator of FIG. 5. The first to fifth unit inverter stages each comprising a PMOS transistor PM1 and an NMOS transistor NM1 connected in series between a power supply voltage and a ground are illustrated in FIG. And (40-1 to 40-5), the negative delayed clock signal being applied to the gate terminal of the PMOS transistor.

즉, 상기 도 6의 링 오실레이터는 각 단위 인버터단 내에 구비된 PMOS 트랜지스터의 게이트단으로 네거티브 지연된 클럭 신호를 인가하기 위하여, 제1 단위 인버터단(40-1)의 PMOS 트랜지스터(PM1)의 게이트는 제3 단위 인버터단(40-3)의 출력단에 연결되며, 제1 단위 인버터단(40-1)의 NMOS 트랜지스터(NM1)의 게이트는 제5 단위 인버터단(40-5)의 출력단에 연결되고, 제2 단위 인버터단(40-2)의 PMOS 트랜지스터(PM1)의 게이트는 제4 단위 인버터단(40-4)의 출력단에 연결되며, 제2 단위 인버터단(40-2)의 NMOS 트랜지스터(NM1)의 게이트는 제1 단위 인버터단(40-1)의 출력단에 연결되고, 제3 단위 인버터단(40-3)의 PMOS 트랜지스터(PM1)의 게이트는 제5 단위 인버터단(40-5)의 출력단에 연결되고, 제3 단위 인버터단(40-3)의 NMOS 트랜지스터(NM1)의 게이트는 제2 단위 인버터단(40-2)의 출력단에 연결되며, 제4 단위 인버터단(40-4)의 PMOS 트랜지스터(PM1)의 게이트는 제1 단위 인버터단(40-1)의 출력단에 연결되고, 제4 단위 인버터단(40-4)의 NMOS 트랜지스터(NM1)의 게이트는 제3 단위 인버터단(40-3)의 출력단에 연결되며, 제5 단위 인버터단(40-5)의 PMOS 트랜지스터(PM1)의 게이트는 제2 단위 인버터단(40-2)의 출력단에 연결되며, 제5 단위 인버터단(40-5)의 NMOS 트랜지스터(NM1)의 게이트는 제4 단위 인버터단(40-4)의 출력단에 연결된다.That is, in order to apply a negative delayed clock signal to the gate terminal of the PMOS transistor provided in each unit inverter stage, the ring oscillator of FIG. 6 has a gate of the PMOS transistor PM1 of the first unit inverter stage 40-1. The gate of the NMOS transistor NM1 of the first unit inverter stage 40-1 is connected to the output terminal of the fifth unit inverter stage 40-5. The gate of the PMOS transistor PM1 of the second unit inverter stage 40-2 is connected to the output terminal of the fourth unit inverter stage 40-4, and the NMOS transistor (of the second unit inverter stage 40-2). The gate of the NM1 is connected to the output terminal of the first unit inverter stage 40-1, and the gate of the PMOS transistor PM1 of the third unit inverter stage 40-3 is connected to the fifth unit inverter stage 40-5. The gate of the NMOS transistor NM1 of the third unit inverter stage 40-3 is connected to the output terminal of the second unit inverter stage 40-2. The gate of the PMOS transistor PM1 of the fourth unit inverter stage 40-4 is connected to the output terminal of the first unit inverter stage 40-1, and the NMOS of the fourth unit inverter stage 40-4 is connected. The gate of the transistor NM1 is connected to the output terminal of the third unit inverter stage 40-3, and the gate of the PMOS transistor PM1 of the fifth unit inverter stage 40-5 is connected to the second unit inverter stage 40-. The gate of the NMOS transistor NM1 of the fifth unit inverter stage 40-5 is connected to the output terminal of the fourth unit inverter stage 40-4.

상기 도 6과 같이 구성되는 링 오실레이터는 단위 인버터단에 각각 구비되는 NMOS 트랜지스터의 게이트단으로 앞선 I번째 단위 인버터단의 출력 신호를 인가받고, PMOS 트랜지스터의 게이트단으로 앞선 I-2번째 단위 인버터단의 출력 신호를 인가받도록 구성됨으로써, 제1 내지 제5 단위 인버터단(40-1 ∼ 40-5)들의 각 PMOS 트랜지스터(PM1)들에 입력되는 클럭신호들이 제1 내지 제5 단위 인버터단(40-1 ∼ 40-5)들의 각 NMOS 트랜지스터(NM1)들에 입력되는 클럭신호들보다 한 위상이 빨라, 앞서 설명한 바와 같은 네거티브 지연된 클럭 신호를 PMOS 트랜지스터의 게이트단으로 인가할 수 있다. 따라서, 상기 도 6의 링 오실레이터를 통해 등간격의 다중위상 클럭신호를 얻을 수 있으며, 그 클럭신호들의 탭에서 탭까지의 공간은 종래보다 작아진다.The ring oscillator configured as shown in FIG. 6 receives the output signal of the I-th unit inverter stage, which is preceded by the gate terminal of the NMOS transistor, respectively provided in the unit inverter stage, and the I- 2nd unit inverter stage which precedes the gate stage of the PMOS transistor. The output signals of the first to fifth unit inverter stages 40-1 to 40-5 are configured to receive clock signals input to the respective PMOS transistors PM1 of the first to fifth unit inverter stages 40-1 to 40-5. One phase is faster than the clock signals input to the respective NMOS transistors NM1 of -1 to 40-5, so that the negative delayed clock signal as described above can be applied to the gate terminal of the PMOS transistor. Therefore, the multi-phase clock signal at equal intervals can be obtained through the ring oscillator of FIG. 6, and the space from the tap to the tap of the clock signals is smaller than in the related art.

도 7은 종래의 링 오실레이터의 특성도를 도시한 것이고, 도 8은 상기 도 6의 본 발명의 링 오실레이터에 대한 특성도를 도시한 것이다.FIG. 7 illustrates a characteristic diagram of a conventional ring oscillator, and FIG. 8 illustrates a characteristic diagram of the ring oscillator of the present invention of FIG. 6.

도 7 및 도 8을 참조하면, 종래의 링 오실레이터 주파수는 784MHz인 반면에 본 발명의 링 오실레이터 주파수는 1.27GHz로, 본 발명의 링 오실레이터가 종래의 링 오실레이터보다 50% 이상 속도가 개선됨을 알 수 있다.Referring to FIGS. 7 and 8, the ring oscillator frequency of the present invention is 784 MHz while the ring oscillator frequency of the present invention is 1.27 GHz, and the ring oscillator of the present invention is improved by 50% or more than the conventional ring oscillator. have.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같이 본 발명의 링 오실레이터는, 입력단을 통해 입력된 클럭신호를 네거티브 지연부를 이용하여 NMOS 트랜지스터보다 PMOS 트랜지스터에 빠르게 전달되도록 하므로써, NMOS 트랜지스터보다 동작이 느린 PMOS 트랜지스터의 동작속도를 보상하여 빠른 동작 속도로 주파수를 발생시킬 수 있는 탁월한 효과가 있다.As described above, the ring oscillator of the present invention transfers the clock signal input through the input terminal to the PMOS transistor faster than the NMOS transistor by using the negative delay unit, thereby compensating for the operation speed of the PMOS transistor that is slower than the NMOS transistor. It has an excellent effect of generating frequencies at high operating speeds.

또한, 본 발명은 다중위상 클럭신호의 탭에서 탭까지의 공간을 종래보다 작게하고, 작은 폭의 다중위상 클럭신호를 얻을 수 있으며, 또한 등간격의 다중위상 클럭신호를 얻을 수 있는 효과를 제공한다.In addition, the present invention provides the effect of making the space from the tap to the tap of the multiphase clock signal smaller than before, obtaining a multiphase clock signal having a small width, and obtaining a multiphase clock signal at equal intervals. .

Claims (5)

다수의 단위 인버터단이 직렬 연결되는 링 오실레이터에 있어서,In a ring oscillator in which a plurality of unit inverter stages are connected in series, 상기 다수의 단위 인버터단 각각은,Each of the plurality of unit inverter stages, 입력단으로 인가되는 클럭 신호를 네거티브 지연하기 위한 네거티브 지연 수단;Negative delay means for negative delaying a clock signal applied to an input terminal; 전원전압단 및 접지전원단 사이에 연결되며, 자신의 게이트로 상기 네거티브 지연 수단으로부터 출력되는 지연된 클럭 신호를 입력받는 PMOS 트랜지스터 및 자신의 게이트로 상기 클럭 신호를 입력받는 NMOS 트랜지스터A PMOS transistor connected between a power supply voltage terminal and a ground power supply terminal and receiving a delayed clock signal output from the negative delay means to its gate and an NMOS transistor receiving the clock signal to its gate 를 포함하여 이루어지는 것을 특징으로 하는 링 오실레이터.Ring oscillator, characterized in that comprises a. 제 1 항에 있어서, 상기 지연된 클럭 신호는,The method of claim 1, wherein the delayed clock signal, 상기 클럭 신호보다 1위상 빠른 클럭 신호인 것을 특징으로 하는 링 오실레이터.And a clock signal which is one phase faster than the clock signal. 차례로 직렬 연결되는 다수의 단위 인버터단을 포함하는 링 오실레이터에 있어서,In a ring oscillator including a plurality of unit inverter stages connected in series in series, 상기 다수의 단위 인버터단 중 임의의 한 제N(N은 양의 정수) 단위 인버터단은,Any one of the plurality of unit inverter stages N (N is a positive integer) unit inverter stage, 상기 전원전압단 및 상기 접지전원단 사이에 연결되며,Connected between the power supply voltage terminal and the ground power supply terminal, 상기 다수의 단위 인버터단 중 임의의 한 제N-3 단위 인버터단의 출력단에 게이트단이 연결되는 PMOS 트랜지스터 및 상기 다수의 단위 인버터단 중 임의의 한 제N-1 단위 인버터단의 출력단에 게이트단이 연결되는 NMOS 트랜지스터A PMOS transistor having a gate terminal connected to an output terminal of any one of the plurality of unit inverter stages, and a gate terminal of an output terminal of the N-1 unit inverter stage of any one of the plurality of unit inverter stages. 2 connected NMOS transistors 를 포함하여 이루어지는 것을 특징으로 하는 링 오실레이터.Ring oscillator, characterized in that comprises a. 제 3 항에 있어서,The method of claim 3, wherein 상기 PMOS 트랜지스터의 게이트단으로 인가되는 신호가 상기 NMOS 트랜지스터의 게이트단으로 인가되는 신호보다 1 위상 빠른 신호인 것을 특징으로 하는 링 오실레이터.And the signal applied to the gate terminal of the PMOS transistor is one phase faster than the signal applied to the gate terminal of the NMOS transistor. 차례로 직렬 연결되는 제1 내지 제5 단위 인버터단으로 이루어진 링 오실레이터에 있어서,In the ring oscillator consisting of first to fifth unit inverter stages connected in series, 상기 제1 단위 인버터단은,The first unit inverter stage, 전원전압단 및 상기 접지전원단 사이에 연결되며, 게이트단이 제3 단위 인버터단의 출력단에 연결되는 제1 PMOS 트랜지스터 및 게이트단이 상기 제5 단위 인버터단의 출력단에 연결되는 제1 NMOS 트랜지스터로 이루어지며,A first PMOS transistor connected between a power supply voltage terminal and the ground power supply terminal, a gate terminal connected to an output terminal of a third unit inverter terminal, and a first NMOS transistor connected to an output terminal of the fifth unit inverter terminal; Done, 상기 제2 단위 인버터단은,The second unit inverter stage, 전원전압단 및 상기 접지전원단 사이에 연결되며, 게이트단이 제4 단위 인버터단의 출력단에 연결되는 제2 PMOS 트랜지스터 및 게이트단이 상기 제1 단위 인버터단의 출력단에 연결되는 제2 NMOS 트랜지스터로 이루어지며,A second PMOS transistor connected between a power supply voltage terminal and the ground power supply terminal, a gate terminal connected to an output terminal of a fourth unit inverter terminal, and a second NMOS transistor connected to an output terminal of the first unit inverter terminal; Done, 상기 제3 단위 인버터단은,The third unit inverter stage, 전원전압단 및 상기 접지전원단 사이에 연결되며, 게이트단이 상기 제5 단위 인버터단의 출력단에 연결되는 제3 PMOS 트랜지스터 및 게이트단이 상기 제2 단위 인버터단의 출력단에 연결되는 제3 NMOS 트랜지스터로 이루어지며,A third PMOS transistor connected between a power supply voltage terminal and the ground power supply terminal, a gate terminal connected to an output terminal of the fifth unit inverter terminal, and a third NMOS transistor connected to an output terminal of the second unit inverter terminal; It consists of 상기 제4 단위 인버터단은,The fourth unit inverter stage, 전원전압단 및 상기 접지전원단 사이에 연결되며, 게이트단이 상기 제1 단위 인버터단의 출력단에 연결되는 제4 PMOS 트랜지스터 및 게이트단이 상기 제3 단위 인버터단의 출력단에 연결되는 제4 NMOS 트랜지스터로 이루어지며,A fourth PMOS transistor connected between a power supply voltage terminal and the ground power supply terminal, a fourth PMOS transistor having a gate terminal connected to an output terminal of the first unit inverter stage, and a fourth NMOS transistor connected to an output terminal of the third unit inverter stage; It consists of 상기 제5 단위 인버터단은,The fifth unit inverter stage, 전원전압단 및 상기 접지전원단 사이에 연결되며, 게이트단이 상기 제2 단위 인버터단의 출력단에 연결되는 제5 PMOS 트랜지스터 및 게이트단이 상기 제4 단위 인버터단의 출력단에 연결되는 제5 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 링 오실레이터.A fifth PMOS transistor connected between a power supply voltage terminal and the ground power supply terminal, a fifth PMOS transistor having a gate terminal connected to an output terminal of the second unit inverter stage, and a fifth NMOS transistor connected to an output terminal of the fourth unit inverter stage; Ring oscillator, characterized in that consisting of.
KR1019970029644A 1997-06-30 1997-06-30 Ring oscillator KR100252770B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970029644A KR100252770B1 (en) 1997-06-30 1997-06-30 Ring oscillator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970029644A KR100252770B1 (en) 1997-06-30 1997-06-30 Ring oscillator

Publications (2)

Publication Number Publication Date
KR19990005447A KR19990005447A (en) 1999-01-25
KR100252770B1 true KR100252770B1 (en) 2000-04-15

Family

ID=19512604

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970029644A KR100252770B1 (en) 1997-06-30 1997-06-30 Ring oscillator

Country Status (1)

Country Link
KR (1) KR100252770B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101059513B1 (en) * 2002-11-26 2011-08-26 에이저 시스템즈 인크 Oscillator device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100727389B1 (en) 2005-12-22 2007-06-12 삼성전자주식회사 Used toner collecting device and color image forming apparatus having the same
KR100691108B1 (en) * 2005-12-28 2007-03-12 동부일렉트로닉스 주식회사 Delay chain capable of reducing skew between input and output signals

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101059513B1 (en) * 2002-11-26 2011-08-26 에이저 시스템즈 인크 Oscillator device

Also Published As

Publication number Publication date
KR19990005447A (en) 1999-01-25

Similar Documents

Publication Publication Date Title
US4816700A (en) Two-phase non-overlapping clock generator
US5777501A (en) Digital delay line for a reduced jitter digital delay lock loop
US5818890A (en) Method for synchronizing signals and structures therefor
US4745302A (en) Asynchronous signal synchronizing circuit
US4645947A (en) Clock driver circuit
KR100464932B1 (en) Method and apparatus for doubling a clock signal using phase interpolation
US5821775A (en) Method and apparatus to interface monotonic and non-monotonic domino logic
US5304938A (en) Method and apparatus for providing a lower frequency signal with reference to a higher frequency signal
US20020174374A1 (en) High speed phase selector
US5818276A (en) Non-overlapping clock generator circuit and method therefor
US6366151B1 (en) Waveform correction circuit
US20030137333A1 (en) Multiphase-clock processing circuit and clock multiplying circuit
KR100252770B1 (en) Ring oscillator
US6661271B1 (en) Multi-phase edge rate control for SCSI LVD
JPH05283984A (en) 2-stage cmos latch circuit having single wire clock
KR960026760A (en) Pulse Signal Shaping Circuit
JPH07107122A (en) Digital signal transmission circuit
KR970002945B1 (en) Apparatus and method for receiving data in digital communication system
KR200296046Y1 (en) A frequency divider
US5268596A (en) Method and apparatus for latching data around a logical data processor
US6958629B2 (en) Single stage, level restore circuit with mixed signal inputs
KR20070000177A (en) Low power flip-flop
KR0154803B1 (en) Periodical series signal generating device
KR100278271B1 (en) A clock frequency divider
KR200248929Y1 (en) Control signal generating circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041230

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee