KR970013237A - 스트레인이 작은 시일을 사용하는 반도체 패키지 - Google Patents

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파루크 샤지
에이. 셰리프 래드
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Abstract

패키지의 시일 스트레인(seal strain)을 감소시키기 위한 반도체 패키징 구조 및 방법이 개시되어 있다. 이 구조는 캡(cap), 기판, 시일을 포함하며, 캡과 기관은 소정의 TCE 불일치(mismatch)을 갖는다. 캡과 기판 간의 TCE 불일치는 전력 공급개시와 전력 공급 중단 사용 상태 동안에 시일 스트레인을 최소화하기 위해 사전에 결정된다. 양호하게는, 디바이스는 세라믹 물질을 포함하는 기판, 열전도성이 적어도 100W/m-K인 캡을 갖는다. 캡 물질을 선택하는 방법이 개시되어 있다.

Description

스트레인이 작은 시일을 사용하는 반도체 패키지
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (23)

  1. 반도체 패키지에 있어서, 적어도 반도체 디바이스를 그 위에 갖는 기판; 상기 기판상의 상기 적어도 하나의 반도체 디바이스를 덮은 캡(cap); 및 상기 캡과 상기 기판 사이의 시일(seal)을 포함하며, 상기 캡은 상기 기판과 소정의 TCE 불일치(TCE mismatch)을 갖는 것을 특징으로 하는 반도체 패키지
  2. 제1항에 있어서, 상기 시일을 기밀 시일(hermetic seal)인 것을 특징으로 하는 반도체 패키지
  3. 제1항에 있어서, 상기 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 반도체 패키지
  4. 제1항에 있어서, 상기 캡의 TCE는 상기 기판의 TCE 보다 높은 것을 특징으로 하는 반도체 패키지
  5. 제4항에 있어서, 상기 캡의 TCE의 값은 상기 기판의 TCE의 값의 적어도 5% 정도 상기 기판의 TCE의 값보다 큰 것을 특징으로 하는 반도체 패키지
  6. 제5항에 있어서, 상기 캡의 TCE의 값을 상기 기판의 TCE의 값의 5 내지 60% 정도의 범위 내에서 상기 기판의 TCE의 값보다 큰 것을 특징으로 하는 반도체 패키지
  7. 제6항에 있어서, 상기 캡의 TCE의 값은 상기 기판의 TCE의 값의 20 내지 30% 정도의 범위내에서 상기 기판의 TCE의 값보다 큰 것을 특징으로 하는 반도체 패키지
  8. 제1항에 있어서, 상기 캡의 열정도성은 적어도 40w/m-K 정도인 것을 특징으로 하는 반도체 패키지
  9. 제1항에 있어서, 상기 캡의 열전도성은 적어도 100w/m-K 정도인 것을 특징으로 하는 반도체 패키지
  10. 제1항에 있어서, 최소 해(minimal solution)는 다음의 식에 따라 기관 TCE가 주어지면, 캡 TCE에 대해서 구해지며, M = a cap × △Tcap - a sub × △Tsub 수학식 1 여기서, M은 상기 캡과 상기 기판 간의 정상화된 팽창 속도(the mormalized rates of expansion)들간의 차(difference)의 절대값이며, a cap은 상기 캡의 TCE이며, △Tcap은 전력 공급 개시에서부터 열적 평형까지(from power-on until thermal equilibrium)의 시간에 따른 상기 캡의 온도 변화이며, a sub은 상기 기판의 TCE이며, △Tsub은 전력 공급 개시에서부터 열적 평형까지의 시간에 따른 상기 기판의 온도 변화인 것을 특징으로 하는 반도체 디바이스
  11. 반도체 패키지에 있어서, 적어도 하나의 반도체 디바이스를 그 위에 갖는 기판; 상기 기판 상기 적어도 하나의 반도체 디바이스를 덮은 캡; 상기 캡과 상기 기판 사이의 시일을 포함하며, 상기 캡은 W-Cu, Al-Si-C, Si-C, AIN, 실바(Silvar)(TM), 및 Mo-Cu을 포함하는 그룹으로부터 선택된 물질을 포함하며, 상기 캡은 상기 기판과의 소정의 TCE 불일치를 포함하는 것을 특징으로 하는 반도체 패키지
  12. 제11항에 있어서, 상기 시일은 기밀 시일인 것을 특징으로 하는 반도체 패키지
  13. 제11항에 있어서, 상기 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 반도체 패키지
  14. 제11항에 있어서, 상기 캡의 TCE는 상기 기판의 TCE 보다 높은 것을 특징으로 하는 반도체 패키지
  15. 제14항에 있어서, 상기 캡의 TCE의 값을 상기 기판의 TCE의 값의 적어도 5% 정도 상기 기판의 TCE의 값보다 큰 것을 특징으로 하는 반도체 패키지
  16. 제15항에 있어서, 상기 캡의 TCE의 값은 상기 기판의 TCE의 값의 5 내지 60% 정도의 범위 내에서 상기 기판의 TCE의 값보다 큰 것을 특징으로 하는 반도체 패키지
  17. 제16항에 있어서, 상기 캡의 TCE의 값을 상기 기판의 TCE의 값의 20 내지 30% 정도의 범위내에서 상기 기판의 TCE의 값보다 큰 것을 특징으로 하는 반도체 패키지
  18. 제11항에 있어서, 상기 캡의 열전도성은 적어도 40W/m-K 정도인 것을 특징으로 하는 반도체 패키지
  19. 제11항에 있어서, 상기 캡의 열전도성은 적어도 100W/m-K 정도인 것을 특징으로 하는 반도체 패키지
  20. 반도체 디바이스 패키지에 있어서, 적어도 하나의 반도체 디바이스를 그 위에 가지며, 제1TCE를 갖는 기판; 상기 기판상의 상기 적어도 하나의 반도체 디바이스를 덮고, 상기 제1TCE와는 다른 값을 갖는 제2TCE를 갖는 캡; 및 상기 캡과 상기 기판 사이에 배치된, 시일링 수단을 포함하고, 상기 시일링 수단은 상기 제1TCE와 상기 제2TCE에서의 차가 상기 시일링 수단의 탄성 한계(Plastic limit)를 초과하는 열적 유발 스트레인(the thermally induced strain)을 발생시키지 않도록 탄성(elasticity)을 갖는 것을 특징으로 하는 반도체 디바이스 패키지
  21. 제20항에 있어서, 상기 제1TCE와 상기 제2TCE에서의 차는 상기 시일링 수단의 탄성 한계를 초과하는 열적 유발 스트레인을 발생시키지 않는 것을 특징으로 하는 반도체 디바이스 패키지
  22. 제20항에 있어서, 상기 제1 TCE와 상기 제2 TCE에서의 차는 상기 시일링 수단의 피로 한계(fatigue limit)를 초과하는 열적 유발 스트레인을 발생시키지 않는 것을 특징으로 하는 반도체 디바이스 패키지
  23. 반도체 패키지를 제조하는 방법에 있어서, (a) 적어도 하나의 반도체 디바이스를 그 위에 갖는 기판을 획득하는 단계; (b) 다음의 식의 최소 해인 값을 갖는 TCE를 가지는 캡을 획득하는 단계; M = a cap × △Tcap - a sub × △Tsub 수학식 3 여기서, M은 상기 캡과 상기 기판간의 정상화된 팽창 속도를 간의 차의 절대값이며, a cap은 상기 캡의 TCE이며, △Tcap 은 절력 공급 개시에서부터 열적 평형까지의 상기 캡의 온도 변화이며, a sub은 상기 기판의 TCE이며, △Tsub 은 전력 공급 개시에서부터 열적 평형까지의 상기 기판의 온도 변화; 및 (c) 상기 반도체 디바이스 패키지를 형성하기 위해 상기 기판과 상기 캡을 상기 시일란트(sealant)로 에셈블링(assembling)하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법
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