KR970008576A - CMOS integrated circuit on SOI substrate and method of forming the same - Google Patents

CMOS integrated circuit on SOI substrate and method of forming the same Download PDF

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Abstract

완전 공핍형 CMS 기술을 이용하는 실리콘-온-절연체 기판상의 CMOS 집적회로는 공개되고, 개별적인 MOSFET 또는 MOSFET세트 밑에서 확장하는 기판층 내에 위치한 백 게이트 전극 구조를 포함한다. 백 게이트 전극은 매립형 산화물 아래에서 실리콘 기판 내에 형성되고, 기판과는 반대의 도핑형을 갖는 것이 양호하기 때문에, 이들은 기판으로부터 및 서로로부터 정합 절연될 수 있다. 백 게이트 전극에 전기적 콘택트를 제공하므로써, 적절한 바이어스의 인가는 상부 실리콘 박막 내에 형성된 MOSFET의 임계 전압을 조절 및 제어한다. 이러한 방식에서, 개별 MOSFET 또는 MOSFET 세트의 임계 전압은 바라는대로 조절될 수 있어, 회로 성능을 최적화시키고, 공정 변동 및 온도 변화를 보상한다. 이러한 능력은 1V정도 또는 이하의 전원 전압으로 동작하는 저전력 집적회로에 특히 유용하다. 고 에너지 이온 주입을 이용하는 백 게이트 전극 구조를 형성하는 실질적인 방법이 기술되어 있다. 이 방법은 공지된 CMOS 공정 기술에 의한 트랜지스터의 후속 형성에 필적한다.CMOS integrated circuits on silicon-on-insulator substrates utilizing fully depletion CMS technology are disclosed and include a back gate electrode structure located within a substrate layer that extends under a discrete MOSFET or MOSFET set. Because the back gate electrode is formed in the silicon substrate below the buried oxide and has a doping type opposite to that of the substrate, they can be mated and isolated from the substrate and from each other. By providing electrical contact to the back gate electrode, application of a suitable bias regulates and controls the threshold voltage of the MOSFET formed in the top silicon thin film. In this manner, the threshold voltage of an individual MOSFET or MOSFET set can be adjusted as desired to optimize circuit performance and compensate for process variations and temperature variations. This capability is particularly useful for low power integrated circuits operating at supply voltages of the order of 1 V or less. A practical method of forming a back gate electrode structure using high energy ion implantation is described. This method is comparable to the subsequent formation of transistors by known CMOS process technology.

Description

SOI 기판 상의 CMOS 집적회로 및 이의 형성 방법CMOS integrated circuit on SOI substrate and method of forming the same

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제3도는 SOI 기판 상에 형성되고 본 발명의 제1실시예에 따라 제조된 MOSFET를 포함하는 집적회로의 부분개략적 단면도.FIG. 3 is a partial schematic cross-sectional view of an integrated circuit formed on an SOI substrate and including MOSFETs fabricated in accordance with a first embodiment of the present invention; FIG.

Claims (17)

반도체 기판층, 매립형 절연 유전층, 및 상부 실리콘 표면층을 포함하는 실리콘-온-절연체(silicon-on-insulator) 기판 상의 집적회로에 있어서, 완전 공핍형 CMOS 기술을 이용하여 상기 실리콘 표면층의 선택된 영역 내에 정해진 복수의 n-MOSFET 및 p-MOSFET; 및 상기 절연층에 인접한 상기 하부 반도체 기판층의 표면의 농후하게 도프된 영역에 의해 정해진 최소한 2개의 백 게이트 전극으로서, 제1백 게이트 전극은 한세트의 p-MOSFET 하부에서 확장되고, 제2백 게이트 전극은 한 세트의 n-MOSFET 하부에서 확장되며, 상기 각 백 게이트 전극은 바이어스 전압을 인가하기 위한 콘택트를 가지므로, 개별 세트의 MOSFET의 임계전압은 대응하는 백 게이트 전극에 바이어스를 인가함으로써 제어가능하게 되어 있는 최소한 2개의 백 게이트 전극을 포함하는 것을 특징으로 하는 집적회로.A method of fabricating an integrated circuit on a silicon-on-insulator substrate comprising a semiconductor substrate layer, a buried insulating dielectric layer, and an upper silicon surface layer, A plurality of n-MOSFETs and p-MOSFETs; And at least two back gate electrodes defined by a heavily doped region of a surface of the lower semiconductor substrate layer adjacent the insulating layer, wherein the first back gate electrode extends under a set of p-MOSFETs, The electrodes extend below a set of n-MOSFETs, each having a contact for applying a bias voltage, so that the threshold voltage of a discrete set of MOSFETs can be controlled by applying a bias to the corresponding back gate electrode Wherein the at least two back gate electrodes comprise at least two back gate electrodes. 제1항에 있어서, 상기 각 세트는 개별적인 MOSFET를 포함하고, 상기 별개의 백 게이트 전극은 상기 각 개별적인 MOSFET에 제공되는 것을 특징으로 하는 집적회로.2. The integrated circuit of claim 1, wherein each set comprises a respective MOSFET and the separate back gate electrode is provided to each respective MOSFET. 제1항에 있어서, 상기 한 세트는 복수의 n-MOSFET들의 그룹을 포함하고, 상기 다른 세트는 복수의 p-MOSFET들의 그룹을 포함하며, 상기 별개의 백 게이트 전극은 상기 각 그룹의 p-MOSFET 및 상기 각 그룹의 n-MOSFET에 제공되는 것을 특징으로 하는 집적회로.2. The method of claim 1, wherein said set comprises a plurality of groups of n-MOSFETs, said another set comprising a plurality of groups of p-MOSFETs, And an n-MOSFET in each group. 제1항에 있어서, 상기 기판은 제1도전형이고, 상기 각 백 게이트 전극은 반대 도전형의 농후하게 도프된 도전성 영역에 의해 정해지는 것을 특징으로 하는 집적회로.The integrated circuit of claim 1, wherein the substrate is of a first conductivity type, and wherein each back gate electrode is defined by a heavily doped conductive region of opposite conductivity type. 제1항에 있어서, 상기 기판은 제1도전형이고, 내부에 정해진 제2도전형의 웰 영역을 포함하며, 상기 각 백 게이트 전극은 웰 영역 내에 정해진 제1도전형의 농후하게 도프된 도전성 영역을 포함하는 것을 특징으로 하는 집적회로.2. The semiconductor device of claim 1, wherein the substrate is a first conductivity type and comprises a well region of a second conductivity type defined therein, wherein each back gate electrode comprises a first conductivity type of heavily doped conductive region ≪ / RTI > 제1항에 있어서, 상기 백 게이트 전극은 상기 반도체 기판의 도핑형과 반대의 도핑형을 갖는 농후하게 도프된 영역에 의해 제공되므로, 상기 백 게이트 전극은 상기 기판으로부터 상기 백 게이트 전극을 정합 절연시키도록 바이어스 될 수 있는 것을 특징으로 하는 집적회로.The semiconductor device according to claim 1, wherein the back gate electrode is provided by a heavily doped region having a doping type opposite to the doping type of the semiconductor substrate, so that the back gate electrode aligns and isolates the back gate electrode from the substrate Wherein the first and second capacitors can be biased to a predetermined voltage. 제1항에 있어서, 최소한 1개의 전기적 도전성 콘택트는 상기 집적회로의 도전성 상호접속 금속화를 통해 상기 각 백 게이트 전극에 제공되는 것을 특징으로 하는 집적회로.2. The integrated circuit of claim 1, wherein at least one electrically conductive contact is provided to each back gate electrode through conductive interconnect metallization of the integrated circuit. 제1항에 있어서, 상기 실리콘 표면층 내에 형성된 개별적인 MOSFET는 필드 산화물 절연층에 의해 분리되고, 상기 백 게이트 전극에 대한 콘택트는 상기 필드 산화물 절연층을 통해 확장하는 도전성 비아에 의해 제공되는 것을 특징으로 하는 집적회로.2. The field oxide insulating layer of claim 1 wherein the individual MOSFETs formed in the silicon surface layer are separated by a field oxide insulating layer and contacts for the back gate electrode are provided by conductive vias extending through the field oxide insulating layer Integrated circuit. 제1항에 잇어서, 상기 집적회로는 1V 이하에서 동작가능하고, 회로 동작 중에 상기 n-MOSFET 및 p-MOSFET들의 파라미터 변화에 따라 상기 백 게이트 바이어스를 발생하는 수단을 포함하는 것을 특징으로 하는 집적회로.2. The integrated circuit of claim 1, wherein the integrated circuit is operable below 1V and comprises means for generating the back gate bias in response to a parameter change of the n-MOSFET and p-MOSFETs during circuit operation. . 제9항에 있어서, 상기 백 게이트 바이어스는 상기 실리콘 표면층 내에 정해진 상기 집적회로의 부분에 의해 발생되고, 상기 백 게이트 바이어스를 금속 상호접속 라인을 통해 상기 백 게이트 전극에 전달하는 수단을 포함하는 것을 특징으로 하는 집적회로.10. The device of claim 9, wherein the back gate bias is generated by a portion of the integrated circuit defined within the silicon surface layer and comprises means for transferring the back gate bias through the metal interconnect line to the back gate electrode . 제10항에 있어서, 상기 백 게이트 바이어스를 제공하는 차지 펌핑 수단을 포함하는 것을 특징으로 하는 집적회로.11. The integrated circuit of claim 10, comprising charge pumping means for providing the back gate bias. 백 게이트 전극을 구비한 MOSFET를 포함하는 실리콘-온-절연체 기판 상에 집적회로를 형성하는 방법에 있어서, 제1도전형의 반도체 기판층, 매립형 절연층 및 실리콘 표면층을 상부에 포함하는 실리콘-온-절연체 기판을 제공하는 단계;상기 실리콘 표면층을 통하고 상기 매립형 절연층을 통한 고 에너지 이온 주입에 의해 상기 기판층의 영역을 선택적으로 도핑하여 매립형 백 게이트 전극을 정하므로써, 농후하게 도프된 도전성 영역을 형성하는 단계; 상기 백 게이트 전극 상부의 상기 실리콘 표면층 내에 MOSFET를 정하는 단계; 및 상기 MOSFET의 상기 하부의 백 게이트 전극을 갖는 상기 MOSFET의 단자에 전기적 콘택트를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성 방법.A method of forming an integrated circuit on a silicon-on-insulator substrate comprising a MOSFET having a back gate electrode, the method comprising: forming a silicon-on-insulator substrate having a first conductivity type semiconductor substrate layer, By selectively doping a region of the substrate layer through the silicon surface layer and high energy ion implantation through the buried insulating layer to define a buried back gate electrode, thereby forming a heavily doped conductive region < RTI ID = 0.0 >; Defining a MOSFET in the silicon surface layer above the back gate electrode; And forming an electrical contact at a terminal of the MOSFET having the back gate electrode of the lower portion of the MOSFET. 제12항에 있어서, 상기 백 게이트 전극의 형성단계는 상기 기판층과 반대의 도전형을 갖는 농후하게 도프된 영역을 정하는 단게를 포함하는 것을 특징으로 하는 집적회로 형성 방법.13. The method of claim 12, wherein forming the back gate electrode comprises defining a heavily doped region having a conductivity type opposite that of the substrate layer. 제12항에 있어서, 상기 백 게이트 전극의 형성 단계는 제2도전형의 웰 영역을 상기 기판 내에 정한 다음, 상기 웰 영역 내에서 분리된 제1도전형의 선택적으로 도프된 영역에 의해 제공되는 상기 백 게이트 전극을 상기 웰 영역 내에 정하는 단계; 및 상기 웰 영역에 및 상기 백 게이트 전극에 전기적 콘택트를 제공하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성 방법.13. The method of claim 12, wherein forming the back gate electrode comprises: defining a well region of a second conductivity type in the substrate; and providing the first conductivity type of the first conductivity type Forming a back gate electrode in the well region; And providing electrical contact to the well region and to the back gate electrode. 제12항에 있어서, 상기 매립형 백 게이트 전극을 정하는 단계는 상기 절연층에 인접한 상기 기판의 영역내에 농후하게 도프된 영역을 제공하기 위해서 상기 실리콘 표면층을 통하고 상기 매립형 절연층을 통해 도펀트를 상기 기판층 내에 고 에너지 주입시키므로써 상기 기판을 선택적으로 도핑하는 단계; 및 상기 절연층에 인접한 상기 기판층의 표면 영역 내에 상기 전극을 정하는 도전성 영역을 형성하기 위해 상기 주입 물질을 어닐링하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성 방법.13. The method of claim 12, wherein the step of defining the buried back gate electrode comprises depositing a dopant through the buried insulating layer through the silicon surface layer to provide a heavily doped region in the region of the substrate adjacent the insulating layer, Selectively doping the substrate by injecting a high energy into the layer; And annealing the implanted material to form a conductive region defining the electrode in a surface region of the substrate layer adjacent the insulating layer. 제12항에 있어서, 최소한 상기 제1 및 제2백 게이트 전극들을 정하며, 상기 제1백 게이트 전극을 덮는 한 세트의 n-MOSFET 및 상기 제2백 게이트 전극을 덮는 한 세트의 p-MOSFET를 상기 실리콘 표면층 내에 정하는 후속 단계를 구비하는 단계; 및 상기 세트의 n-MOSFET 및 상기 세트의 p-MOSFET의 임계 전압을 독립적으로 제어하기 위해 바이어스를 제공하기 위한 상기 제1 및 제2게이트 전극들 각각에 대해 최소한 1개의 콘택트를 갖는 상기 n-MOSFET 및 상기 p-MOSFET의 단자들에 콘택트를 제공하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성 방법.13. The method of claim 12, further comprising forming a set of n-MOSFETs that define at least the first and second back gate electrodes and cover the first back gate electrode and a set of p-MOSFETs that cover the second back gate electrode Forming a silicon surface layer; And an n-MOSFET having at least one contact for each of the first and second gate electrodes for providing a bias to independently control the threshold voltage of the set of n-MOSFETs and the set of p- And providing contacts to terminals of the p-MOSFET. ≪ Desc / Clms Page number 22 > 실리콘-온-절연체 기판 상의 n-MOSFET 및 p-MOSFET를 갖는 CMOS 집적회로를 형성하는 방법에 있어서, 제1도전형의 반도체 기판층, 상부 매립형 절연층, 및 결정 실리콘층의 표면층을 상부에 구비한 기판을 제공하는 단계; 제2도전형의 도전성 영역을 형성하기 위해 이온 주입을 상기 기판층의 영역을 선택적으로 농후하게 도핑하여 복수의 매립형 백 게이트 전극들을 상기 기판층 내에서 정하므로써, 상기 전극이 상기 기판으로부터 정합 절연될 수 있는 단계; 및 상기 각 백 게이트 전극 위에 상기 표면 실리콘층 내에 한 세트의 p-MOSFET 및 한 세트의 n-MOSFET 중 하나를 정하므로써, 상기 각 세트의 p-MOSFET 및 상기 각 세트의 n-MOSFET들의 임계 전압은 대응하는 백 게이트 전극에 바이어스를 인가함에 의해 독립적을 제어가능하게 되는 단계를 포함하는 것을 특징으로 하는 집적회로 형성 방법.A method for forming a CMOS integrated circuit having an n-MOSFET and a p-MOSFET on a silicon-on-insulator substrate, comprising the steps of: providing a surface layer of a first conductivity type semiconductor substrate layer, an upper buried insulating layer, Providing a substrate; Selectively implanting a region of the substrate layer selectively to form a plurality of buried back gate electrodes in the substrate layer to form a second conductivity type of conductive region, A step; And defining one set of p-MOSFETs and one set of n-MOSFETs in the surface silicon layer on each back gate electrode so that the threshold voltage of each set of p-MOSFETs and each set of n-MOSFETs is And allowing independent control by applying a bias to the corresponding back gate electrode. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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