JP4694098B2

JP4694098B2 - Semiconductor integrated circuit and electronic equipment

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Publication number: JP4694098B2
Application number: JP2003017106A
Authority: JP
Inventors: 文靖宇都宮; 宜史吉田; 隆国道関
Original assignee: Seiko Instruments Inc; Nippon Telegraph and Telephone Corp
Current assignee: Seiko Instruments Inc; Nippon Telegraph and Telephone Corp
Priority date: 2003-01-27
Filing date: 2003-01-27
Publication date: 2011-06-01
Anticipated expiration: 2023-01-27
Also published as: JP2004228465A

Description

【０００１】
【発明の属する技術分野】
本発明は、電源入力端子に逆極性電力が入力される場合のある回路を有する電子機器に関するものであり、特に、前記逆極性電力が入力された場合、前記逆極性電力をほとんど消費しないことが求められる前記回路を有する電子機器に関する。
【０００２】
【従来の技術】
従来の電子機器内にある逆極性電力入力時に低消費となる回路は、図９に示すような構成となっている（例えば、特許文献１参照。）。図９に示しように、負荷１０４のプラス端子１０６とプラス電極１０２の間に逆流防止トランジスタ９０５を設け、逆流防止トランジスタ９０５のベースは、抵抗１０８を介してマイナス電極１０３に接続され、負荷１０４のマイナス端子１０７は、マイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成となっている。
【０００３】
上記構成とすることで、マイナス電極１０３よりプラス電極１０２が高い電圧となるように電源１０１が通常接続された際は、逆流防止トランジスタ９０５がオンするので、電源１０１の電圧に近い電圧が負荷に供給され、負荷１０４は動作するが、電源１０１が逆接続された際は、逆流防止トランジスタ９０５がオフするので、マイナス電極１０３から負荷を介してプラス電極１０２へと流れようとする電流が、逆流防止トランジスタ９０５により遮断される。
【０００４】
従って、上記構成において、電源１０１が通常接続された際は、電源１０１の電力を少ないロスで負荷１０４の駆動に利用でき、電源１０１が逆接続された際は、電源１０１の電力ほとんど消費しないので、負荷１０４に過電流が流れることによる電源１０１の電力消費や、負荷１０４の熱破壊を防止することができる回路を有した電子機器が実現できる。
【０００５】
【特許文献１】
特開平５−２６０６５２（第２貢、第１図）
【０００６】
【発明が解決しようとする課題】
上記従来の電子機器内にある逆極性電力入力時に低消費となる回路で問題となるのは、前記電子機器を低消費化するために、負荷１０４を低消費なCMOS構造のICとし、さらに、前記電子機器を小型化、低コスト化するために、逆流防止トランジスタ９０５を前記IC内に取り込む場合である。
【０００７】
この場合、逆流防止トランジスタ９０５がバイポーラトランジスタの場合、前記ICの作成には非常に複雑な構造と製造プロセスが要求されるのはもちろんであるが、バイポーラトランジスタは、ベース電流が流れるので、低消費化できない問題がある。
【０００８】
一方、逆流防止トランジスタ９０５がFETの場合は、ゲートに電流が流れない分低消費化でき、前記ICの作成も容易である。しかし、Nチャネル型MOSFET（以降NMOSと略称）の性能の良いP型基板−N型ウェル構造においては、前記ICの面積を縮小するために、PMOSに比べ４倍程度の駆動能力を持ち、オフリークの少ないNMOSを、逆流防止トランジスタ９０５に用いると、電源１０１が逆接続された際に、マイナス電極１０３からプラス電極１０２への電流を前記NMOSにて遮断できない。従って、逆流防止トランジスタ９０５にNウェルをオープンとしたPチャネル型MOSFET（以降PMOSと略称）を用いる必要があるが、前記PMOSは、前記NMOSに比べ駆動能力が小さく、しかも、Nウェル内に作成されるため、駆動能力がさらに低下し、オフリークも多くなる。従って、W長の大きくする必要があり、前記ICのチップ面積の増大を招くだけでなく、電源１０１を逆接続した際の消費電流も増大する。
【０００９】
また、PMOSの性能の良いN型基板−P型ウェル構造においては、NMOSがP型ウェル内に形成されるので、前記P型ウェルをオープンとすれば、前記ICの面積を縮小に有利なNMOSを、逆流防止トランジスタ９０５に用いた方が良いが、前記NMOSは、P型ウェル内に作成されるため、性能がP型基板−N型ウェル構造の場合よりも劣っている。従って、前記NMOSのオフリークが増大し、その結果、電源１０１を逆接続した際の消費電流が増大してしまう。なお、逆流防止トランジスタ９０５にPMOSを使用した場合は、電源１０１が逆接続された際に、マイナス電極１０３からプラス電極１０２への電流を前記PMO Sにて遮断できない。
【００１０】
つまり、上記従来の回路では、逆流防止トランジスタ９０５をバイポーラにした場合は、低消費化できないし、逆流防止トランジスタ９０５をFETにした場合は、逆流防止トランジスタ９０５に、Nウェル内に作成したPMOSないし、Pウェル内に作成したNMOSを用いる必要がある。従って、前記PMOSないしNMOSは、基板に直接作成したそれらより、駆動能力が低下すると共に、オフリークも増大してしまうので、前記ICの面積増大を招くだけでなく、電源１０１の逆接続時の消費電流が増大してしまう課題があった。
【００１１】
【課題を解決するための手段】
そこで、本発明の第１の手段では、電源と、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成される負荷と、前記負荷と同一基板上に形成されるSOI−MOSとで構成される回路を有し、前記回路は、前記SOI−MOSが前記負荷の電流経路に直列に接続され、前記SOI−MOSは、ボディーはオープンであり、ゲートは、前記電源が、正常接続された場合、前記SOI−MOSがオンし、前記電源が逆接続され、逆極性の電力を供給した場合は、前記SOI−MOSがオフするような電圧が与えられていることを特徴とする電子機器とした。
【００１２】
上記構成することで、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合の課題であった前記ICの面積増大と、前記電源の逆接続時の消費電流の増大を解決することができる。
【００１３】
さらに、本発明の第２の手段では、前記本発明の第１に手段に加え、前記回路は、前記SOI−MOSの基板に、前記電源が、正常接続された場合より、逆接続され、逆極性の電力を供給した場合のほうが、前記SOI−MOSのしきい値電圧の絶対値が高くなるような電圧が与えられていることを特徴とする電子機器とした。
上記構成することで、前記第１の手段よりも、前記ICの面積がさらに縮小でき、前記電源の逆接続時の消費電流を低下することができる。
【００１４】
そしてさらに、本発明の第３の手段では、前記本発明の第１ないし第２の手段に加え、前記回路は、前記SOI−MOSに完全空乏タイプSOI−MOSを用いることを特徴とする電子機器とした。
【００１５】
上記構成することで、前記第１ないし第２の手段よりも、前記ICの面積がさらに縮小でき、電源１０１の逆接続時の消費電流を低下することができる。
【００１６】
また、本発明の第４の手段では、電源と、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成されるデジタル回路を有し、前記デジタル回路は、前記デジタル回路の電流経路にSOI−PMOSとSOI−NMOSが直列に接続される構成であり、前記電源が正常接続された場合、前記電源からの電流が、前記SOI−PMOSのソースを介してドレインへ流れ、前記SOI−PMOSのドレインからの電流は、前記SOI−PMOSのドレインを介してソースへと流れる構成とし、前記SOI−PMOSのゲートと前記SOI−NMOSのゲートは、電気的に接続されていることを特徴とする電子機器とした。
【００１７】
上記構成とすることで、上記デジタル回路には、前記逆流防止トランジスタが必要なくなるので、前記電源の電力を効率よく上記デジタル回路に利用できるだけでなく、低コスト、小型化が実現できる。
【００１８】
さらに、本発明の第５の手段では、上記第４の手段の構成に加え、前記デジタル回路は、前記SOI−PMOSに完全空乏タイプSOI−PMOSを用い、前記SOI−NMOSに完全空乏タイプSOI−NMOSを用いることを特徴とする電子機器とした。
【００１９】
上記構成とすることで、前記第４の手段によりも、前記電源の電力を効率よく上記デジタル回路に利用できるだけでなく、低コスト、小型化が実現できる。
【００２０】
そしてさらに、本発明の第６の手段では、前記第４および第５の手段の構成に加え、前記電子機器は、さらに、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成されるアナログ回路と、前記アナログ回路と同一基板上に形成されたSOI−MOSを設け、前記SOI−MOSは、前記アナログ回路の電流経路に直列に接続され、前記SOI−MOSは、ボディーはオープンであり、ゲートは、前記電源が、正常接続された場合は、前記SOI−MOSがオンし、前記電源が逆接続され、逆極性の電力を供給した場合は、前記SOI−MOSがオフするような電圧が与えられていることを特徴とする電子機器とした。
【００２１】
上記構成とすることで、前記デジタル回路に前記逆流防止トランジスタが必要なくなる分、前記SOI−MOSの駆動能力が少なくてすむので、アナログ回路と、同一基板上に形成されたSOI−MOSで形成されるICの面積を減少できるだけでなく、前記電源の逆接続時の消費電流を低下することができる。
【００２２】
また、本発明の第７の手段では、前記第６の手段に加え、前記SOI−MOSは、前記SOI−MOSの基板に、前記電源が、正常接続された場合より、逆接続され、逆極性の電力を供給した場合のほうが、前記SOI−MOSのしきい値電圧の絶対値が高くなるような電圧が与えられていることを特徴とする電子機器とした。
【００２３】
上記構成とすることで、前記第６の手段に比べ、前記ICの面積をさらに減少できるだけでなく、前記電源の逆接続時の消費電流をさらに低下することができる。
【００２４】
そして、本発明の第８の手段では、前記第６および第７の手段の構成に加え、前記SOI−MOSは、完全空乏タイプSOI−MOSを用いることを特徴とする電子機器とした。
【００２５】
上記構成とすることで、前記第６および７の手段に比べ、前記ICの面積をさらに減少できるだけでなく、前記電源の逆接続時の消費電流をさらに低下することができる。
【００２６】
さらに、本発明の第９の手段では、前記第１から第３いずれかの手段の構成に加え、前記電子機器は、さらに、前記回路と同じ構成であり、前記電源が逆接続された際の電力、ないし、逆極性の電力で駆動する第２の回路有することを特徴とする電子機器とした。
【００２７】
上記構成とすることで、前記第１から３の手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【００２８】
そしてさらに、本発明の第１０の手段では、前記第４および５の手段の構成に加え、前記電子機器は、さらに、前記デジタル回路と同じ構成であり、前記電源が逆接続された際の電力、ないし、逆極性の電力で駆動する第２のデジタル回路を有することを特徴とする電子機器とした。
【００２９】
上記構成とすることで、前記第４および５の手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【００３０】
また、本発明の第１１の手段では、前記第６から８いずれかの手段の構成に加え、前記デジタル回路に前記電源が正常接続されたり、正極性の電力を供給した場合、前記アナルグ回路と前記SOI−MOSに前記電源が逆接続されたり、逆極性の電力を供給することを特徴する電子機器とした。
【００３１】
上記構成とすることで、前記第６から８いずれかの手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【００３２】
【発明の実施の形態】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＮＭＯＳトランジスタと、を有しする。そして、前記ＮＭＯＳトランジスタは、前記第２の端子と前記負荷の間に接続されており、前記ＮＭＯＳトランジスタのゲート電極及び基板電極には、前記第１の端子の電圧に基づいた電圧が印加されており、前記ＮＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタであることを特徴とする。
【００３３】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＰＭＯＳトランジスタと、を有する。そして、前記ＰＭＯＳトランジスタは、前記第1の端子と前記負荷の間に接続されており、前記ＰＭＯＳトランジスタのゲート電極及び基板電極には、前記第２の端子の電圧に基づいた電圧が印加されており、前記ＰＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタであることを特徴とする。
【００３４】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第１の端子と、前記電源の負極が接続されるべき第２の端子と、前記第１及び第２の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するＭＯＳトランジスタと、を有している。そして、前記ＭＯＳトランジスタは、前記負荷と直列に前記第1の端子と前記第２の端子の間に接続されており、前記電源が逆接続された場合に、前記ＭＯＳトランジスタのゲート電極には、前記ＭＯＳトランジスタをＯＦＦする電圧が印加されており、前記ＭＯＳトランジスタは、ＳＯＩ−ＭＯＳトランジスタであることを特徴とする。
【００３５】
さらに、前記MOSトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする。
【００３６】
さらに、前記負荷は、前記ＭＯＳトランジスタと同一基板上に形成されていることを特徴とする。
【００３７】
さらに、前記負荷を構成するＭＯＳトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする。
【００３８】
また、本願発明の電子機器は、前記半導体集積回路を有することを特徴とする。
【００３９】
以下、本発明の実施の形態を図面に基づいて説明する。
【００４０】
図１〜４に、本発明の第１〜４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す。
【００４１】
また、図５に本発明で用いるSOI（Silicon on Insulator）構造を用いたMOSの構造を説明するための断面図を示す。
先ず、本発明で用いるSOI−MOSの構造から説明する。本発明で用いるSOI−MOSの構造は、図５に示すように、P型導電型あるいはN型導電型の支持基盤３０８の上に埋め込み酸化膜５０５を設け、埋め込み酸化膜５０５の上のシリコン層を部分的に酸化することでLOCOS３０７を形成する。また、LOCOS３０７は、埋め込み酸化膜５０５と完全に接触しており、これにより、LOCOS３０７に囲まれた前記シリコン層は、他の前記シリコン層と電気的に分離することができる。そして、おのおのが電気的に分離された各シリコン層に、SOI−PMOS１０５ないし、SOI−NMOS２０５を形成する構成である。つまり、SOI構造を用いることにより、従来のMOSのようにウェルを形成しなくとも、容易に素子間分離ができる。
【００４２】
また、SOI−PMOS１０５は、前記シリコン層に、P型のソース３０１とP型のドレイン３０２を、ソース３０１とドレイン３０２間のN型のボディー３０４上にゲート酸化膜３０１を設け、さらに、ゲート酸化膜３１０上にゲート電極３０３を設けた構成であり、SOI−NMOSは、N型のソース３１１とN型のドレイン３１２を、ソース３１１とドレイン３１２間のP型のボディー３１４上にゲート酸化膜３０１を設け、さらに、ゲート酸化膜３０１上にゲート電極３０３を設けた構成である。
【００４３】
またさらに、本発明では、支持基板３０８内に、埋め込み酸化膜５０５に接するように、支持基板３０８とは異なる導電型の第１基板領域３０６を設け、第１基板領域３０６内に、埋め込み酸化膜５０５に接するように、支持基板３０８と同じ導電型の第２基板領域３１６を設け、第１基板領域３０６ないし第２基板領域３１６は、SOI−PMOS１０５のボディー３０４ないし、SOI−NMOS２０５のボディー３１４の真下になるよう配置され、支持基板３０８と第１基板領域３０６と第２基板領域３１６は、各々が別の埋め込み酸化膜５０５のない領域を介して、各々が別のシリコン層領域と電気的に接続される構成である。
【００４４】
上記構成とすることで、前記各SOI−MOSのソースないしドレインの底部が埋め込み酸化膜と接するので、ソースないしドレインに付随する寄生容量が減少できる。従って、この前記各SOI−MOSで構成した回路は高速動作化や低消費化が図れる。そしてさらに、支持基板や第１基板領域や第２基板領域の電圧を、各々の領域と電気的に接続されるシリコン層に別々の出電位を与えることで、別々に設定できる。従って、前記各領域の真上に位置する各SOI−MOSの特性を別々にコントロールできる。
【００４５】
なお、前記各シリコン層をある程度厚くすることで、前記各SOI−MOSは、前記ボディーが部分的にしか空乏化しない部分空乏タイプとなり、前記各シリコン層をある程度薄くすることで、前記各SOI−MOSは、前記ボディーを完全に空乏化する完全空乏タイプとすることができることは言うまでもない。
【００４６】
次に、本発明の説明で用いるSOI−MOSの記号を説明する。本発明の説明で用いるSOI−MOSの記号を、部分空乏タイプSOI−PMOSを例に図６に示す。図６に示すように、左右にソース４０１とドレイン４０２があり、ソース４０１とドレイン４０２の間にゲート４０３があり、ゲート４０３に下に、下方向を向いた矢印４０１があり、さらに、矢印４０１の下に、埋め込み酸化膜を絶縁膜とする容量４０５があり、容量４０５の下に、基板４０６がある構成となっており、基板４０６は、図５で示した支持基板３０８、第１基板領域３０６、ないし、第２基板領域３１６のいずれかに相当する構成となっている。また、図６の矢印４０４は、部分空乏タイプのSOI−NMOSの場合は逆に上方向を向き、完全空乏タイプSOI−PMOSの場合は、点線の矢印で下方向を向き、完全空乏タイプSOI−NMOSの場合は、点線の矢印で上方向を向く構成となる。
【００４７】
そして、図１〜４が、上記してきたSOI−MOSの記号を用いて、第１〜４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示した図であり、これについて説明する。
【００４８】
図１は、本発明の第１の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図１に示すように、前記逆流防止トランジスタに部分空乏タイプSOI−PMOS１０５を用いる構成であり、プラス電極１０２ないし負荷１０４のプラス端子１０６に、部分空乏タイプSOI−PMOS１０５のソースないしドレインを接続し、部分空乏タイプSOI−PMOS１０５のゲートは、マイナス電極１０３に接続し、基板は、ゲートに接続され、負荷１０４のマイナス端子１０７はマイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００４９】
上記構成とすることで、マイナス電極１０３よりプラス電極１０２が高い電圧となるように電源１０１が通常接続された際は、部分空乏タイプSOI−PMOS１０５がオンするので、電源１０１の電圧に近い電圧が負荷に供給され、負荷１０４は動作するが、電源１０１が逆接続された際は、部分空乏タイプSOI−PMOS１０５がオフするので、マイナス電極１０３から負荷を介してプラス電極１０２へと流れようとする電流が、部分空乏タイプSOI−PMOS１０５により遮断される。
【００５０】
従って、上記構成において、電源１０１が通常接続された際は、電源１０１の電力を少ないロスで負荷１０４の駆動に利用でき、電源１０１が逆接続された際は、電源１０１の電力ほとんど消費しないので、負荷１０４に過電流が流れることによる電源１０１の電力消費や、負荷１０４の熱破壊を防止することができる回路を有した電子機器が実現できる。
【００５１】
さらに、従来の前記回路のように、前記逆流防止トランジスタにバイポーラを使用するのに対して、本発明の上記回路では、前記逆流防止トランジスタに部分空乏タイプSOI−PMOSを使用する。従って、従来の前記回路に比べ、本発明の上記回路の方が、バイポーラのベースに流れる電流がなくなる分低消費化できる。
【００５２】
つまり、本発明の上記回路の構成とすることで、従来の前記回路の構成のように、前記逆流防止トランジスタにバイポーラを使用する構成の場合での消費電流が増大する課題を解決することができる。
【００５３】
また、従来の前記回路のように、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合に対しては、ウェル内に形成するため性能が劣化する前記FETに対して、本発明の上記回路で前記逆流防止トランジスタとして用いる前記部分空乏タイプSOI−PMOSは、ウェル内に作る必要がないので、駆動能力は低下しないし、オフリークも増大しない。
【００５４】
従って、本発明の上記回路では、従来の前記回路に比べ、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできるし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる。
【００５５】
つまり、本発明の上記回路の構成とすることで、従来の前記回路の構成のように、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合の課題であった前記ICの面積増大と、電源１０１の逆接続時の消費電流の増大を解決することができる。
【００５６】
またさらに、本発明の上記回路では、前記逆流防止トランジスタとして用いる前記部分空乏タイプSOI−PMOSの基板とゲートを接続する構成としている。これにより、前記SOI−PMOSは、前記電源が正常に接続された際は、基板に最も低い電圧が入力されるので、しきい値電圧の絶対値が最も低くなる。従って、前記SOI−PMOSの駆動能力が増大するので、前記電源の電力をさらにロスなく前記負荷に供給することが可能となるし、前記ロスが同じとなるようにとなるように前記SOI−PMOSのW長を設定した場合は、前記W長を小さくできる。さらに、前記SOI−PMOSは、前記電源が逆接続された際は、基板に最も高い電圧が入力されるので、しきい値電圧の絶対値が最も高くなる。従って、前記SOI−PMOSのオフリークが低減できるので、前記電源の逆接続時の消費電流をさらに減少させることができる。
【００５７】
なお、本発明の上記回路では、前記SOI−PMOSのゲートは、前記マイナス電極に接続したが、前記電源が正常に接続された場合に、前記SOI−PMOSがオンするような電圧が与えられ、かつ、前記電源が逆接続された場合に、前記SOI−PMOSがオフするような電圧が与えられる構成としても同じような機能が実現できることは言うまでもなく。また、本発明の上記回路では、前記SOI−PMOSの基板は、ゲートに接続したが、前記電源が正常に接続された場合に、前記SOI−PMOSのしきい値の絶対値が低下し、かつ、前記電源が逆接続された場合に、前記SOI−PMOSのしきい値の絶対値が高くなるような電圧が与えられる構成とすれば同じ効果が期待できることは言うまでもない。
【００５８】
図２は、本発明の第２の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図２に示すように、前記逆流防止トランジスタに部分空乏タイプSOI−PMOS２０５を用いる構成であり、マイナス電極１０３ないし負荷１０４のマイナス端子１０７に、部分空乏タイプSOI−NMOS２０５のソースないしドレインを接続し、部分空乏タイプSOI−NMOS２０５のゲートは、プラス電極１０２に接続し、基板は、ゲートに接続され、負荷１０４のプラス端子１０６はプラス電極１０２に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００５９】
上記構成とすることで、前記本発明の第１の実施の形態と同じ機能が得られるだけでなく、前記本発明の第１の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−PMOSに比べ、上記本発明の第２に実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−NMOS方が、駆動能力が４倍程度大きく、しかも、同じ駆動能力に対するオフリークが減少する。従って、上記本発明の第２の実施の形態では、前記した本発明の第１の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできるし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【００６０】
図３は、本発明の第３の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図３に示すように、前記逆流防止トランジスタに完全空乏タイプSOI−PMOS３０５を用いる構成であり、プラス電極１０２ないし負荷１０４のプラス端子１０６に、完全空乏タイプSOI−PMOS３０５のソースないしドレインを接続し、完全空乏タイプSOI−PMOS３０５のゲートは、マイナス電極１０３に接続し、基板は、ゲートに接続され、負荷１０４のマイナス端子１０７はマイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６１】
上記構成とすることで、前記本発明の第１の実施の形態と同じ機能が得られるだけでなく、前記本発明の第１の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−PMOSに比べ、上記本発明の第３に実施の形態で逆流防止トランジスタとして使用した完全空乏タイプSOI−PMOS方が、しきい値の絶対値が同じ場合は、オフリークが減少し、オフリークが同じ場合は、しきい値の絶対値を下げることができる。従って、上記のようなMOSにとって、しきい値の絶対値の低下は駆動能力の向上に等しいので、上記本発明の第３の実施の形態では、前記した本発明の第１の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできる効果、ないし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【００６２】
図４は、本発明の第４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図４に示すように、前記逆流防止トランジスタに完全空乏タイプSOI−PMOS４０５を用いる構成であり、マイナス電極１０３ないし負荷１０４のマイナス端子１０７に、完全空乏タイプSOI−NMOS４０５のソースないしドレインを接続し、完全空乏タイプSOI−NMOS４０５のゲートは、プラス電極１０２に接続し、基板は、ゲートに接続され、負荷１０４のプラス端子１０６はプラス電極１０２に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６３】
上記構成とすることで、前記本発明の第１の実施の形態と同じ機能が得られるだけでなく、前記本発明の第２の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−NMOSに比べ、上記本発明の第４に実施の形態で逆流防止トランジスタとして使用した完全空乏タイプSOI−NMOS方が、しきい値の絶対値が同じ場合は、オフリークが減少し、オフリークが同じ場合は、しきい値の絶対値を下げることができる。従って、上記のようなMOSにとって、しきい値の絶対値の低下は駆動能力の向上に等しいので、上記本発明の第４の実施の形態では、前記した本発明の第２の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできる効果、ないし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【００６４】
図７は、本発明の第５の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【００６５】
図７に示すように、アナログ回路７０１は、プラス端子７１０がプラス電極１０２に接続され、マイナス端子７１１が完全空乏タイプSOI−NMOS４０６のソースないしドレインが接続され、完全空乏タイプSOI−NMOS４０６は、ドレインないしソースがマイナス電極１０３に接続され、ゲートがプラス電極１０２に接続され、基板がゲートに接続され、デジタル回路７０２は、プラス端子７１４がプラス電極１０２に接続され、マイナス端子７１５がマイナス電極１０３に接続され、プラス電極１０２とマイナス電極１０３の間に電源１０１を接続する構成である。
【００６６】
また、アナログ回路７０１は、完全空乏タイプSOI−PMOS７０３、７０５と、完全空乏タイプSOI−NMOS７０４と７１６とで構成され、完全空乏タイプSOI−PMOS７０３は、ソースがプラス端子７１０に、ゲートがソースと完全空乏タイプSOI−PMOS７０５のゲートに、ドレインが完全空乏タイプSOI−NMOS７０４のドレインにそれぞれ接続され、完全空乏タイプSOI−PMOS７０５は、ソースがプラス端子７１０に、ドレインが完全空乏タイプSOI−NMOS７０６のドレインにそれぞれ接続され、完全空乏タイプSOI−NMOS７０４は、ゲートが第一入力端子７１２に、ソースがマイナス端子７１１にそれぞれ接続され、SOI−NMOS７０６は、ゲートが第二入力端子７１３に、ソースがマイナス端子７１１にそれぞれ接続された構成である。
【００６７】
一方、デジタル回路７０２は、完全空乏タイプSOI−CMOSで構成され、デジタル回路７０２のマイナス端子７１５からプラス端子７１４への電流経路に、完全空乏タイプSOI−PMOS７０７、完全空乏タイプSOI-NMOS７０８が直列に接続され、完全空乏タイプSOI−PMOS７０７、完全空乏タイプSOI-NMOS７０８は、プラス端子７１４からの電流が、完全空乏タイプSOI−PMOS７０７のソースを介してドレインへ流れ、前記ドレインからの電流が、完全空乏タイプSOI−NMOS７０８のドレインを介してソースへ流れ、前記ソースからの電流がマイナス端子７１５に流れるように接続され、完全空乏タイプSOI−PMOS７０７のゲートと完全空乏タイプSOI-NMOS７０８のゲートが接続された構成である。尚、図中、端子７１４と７１５との間の点線部分は、他の回路等が挿入され得ることを意味するものである。
【００６８】
つまり、本発明の第５の実施の形態では、上記構成のデジタル回路をSOI−CMOSで構成することで、上記デジタル回路と前記プラス電極ないしマイナス電極の間に前記逆流防止トランジスタを設けなくても、前記電源が逆接続されても、上記デジタル回路のいずれかのSOI-MOSがオフするので、電力をほとんど消費しない。さらに、上記構成のデジタル回路をさらに、SOI−CMOSよりも駆動能力が高く、オフリークが少ない完全空乏型SOI−CMOSで構成することで、上記構成のデジタル回路面積縮小と、前記電源の逆接続時の消費電流をさらに低下させることができる。
【００６９】
また、上記デジタルと上記アナログ回路が混在する回路の場合、常時電流が流れるアナログ回路の電流経路にのみ、前記逆流防止トランジスタを設ければよいので、前記デジタル回路部分に供給される電流分、前記逆流防止トランジスタの駆動能力を落とす事ができる。つまり、前記本発明の第１〜第４の実施の形態よりも、前記逆流防止トランジスタの面積が縮小できる。
【００７０】
なお、上記アナログ回路、デジタル回路、逆流防止トランジスタを、部分空乏タイプSOI−MOSで構成しても、同じような効果が得られることは言うまでもないが、完全空乏タイプSOI−MOSで構成したほうが、キンク効果が無いので、より効果がえられる。
【００７１】
図８は、本発明の第６の実施の形態の係わる電子機器内の逆極性電力入力時に低消費となる回路を利用した、電源の極性がどちらの極性でも、効率良く動作できる回路である。
【００７２】
図８に示すように、本発明の第１〜第５の実施の形態で示した回路を利用した第１の回路８０１と第２に回路８０２を設け、第１の回路８０１は、プラス端子７１２がプラス電極、マイナス端子７１３がマイナス電極１０３にそれぞれ接続され、第２の回路８０２は、プラス端子８１２がマイナス電極１０３、マイナス端子８１３がプラス電極１０２にそれぞれ接続され、プラス電極１０２とマイナス電極１０３に電源１０１が接続される構成である。
【００７３】
上記構成とすることで、電源１０１が、プラス電極１０２の電圧がマイナス電極１０３の電圧よりも高くなるように正常接続された場合は、第１の回路８０１が動作し、第２の回路８０２は、動作を停止するだけでなく、電源１０１の電力をほとんど消費しない。一方電源１０１がマイナス電極１０３の電圧がプラス電極１０２の電圧よりも高くなるように逆接続された場合は、第２の回路８０２が動作し、第１の回路８０１は、動作を停止するだけでなく、電源１０１の電力をほとんど消費しない。従って、電源１０１の接続が、上記正常接続されても、上記逆接続されても、電源１０１の電力で効率良く動作できる回路が実現できる。なお、電源１０１は、電池等の逆接続の可能性がある電源でも良いし、熱発電素子の様に、温度差等の自然エネルギーの与えられ方によって、発電電力の極性が変化するような自然エネルギー発電素子の場合、前記自然エネルギー発電素子が発電する電力の内従来利用できなかった逆極性の電力も利用可能となるので、前記自然エネルギー発電素子の発電電力で効率良駆動する回路が実現できる。
【００７４】
【発明の効果】
本発明によれば、電子機器内にある逆流防止トランジスタを設けることで、逆極性電力入力時に低消費となる回路において、前記電子機器を低消費化するために、負荷１０４を低消費なCMOS構造のICとし、さらに、前記電子機器を小型化、低コスト化するために、逆流防止トランジスタ１０５を前記IC内に取り込む場合、前記ICを低消費化できるのはもちろんのこと、前記ICの面積縮小と、電源１０１の逆接続時の消費電流低減がはかれる。
【００７５】
また、電源が正常に接続されても、逆に接続されても、前記電源の電力で効率良く駆動できる回路を有した電子機器が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図２】本発明の第２の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図３】本発明の第３の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図４】本発明の第４の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図５】本発明で用いるSOI（Silicon on Insulator）構造を用いたMOSの構造を説明するための断面図である。
【図６】本発明の説明で用いるSOI−MOSの記号を、部分空乏タイプSOI−PMOSを例に説明するための図である。
【図７】本発明の第５の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図８】本発明の第６の実施の形態の係わる電子機器内の逆極性電力入力時に低消費となる回路を利用した電源の極性がどちらの極性でも、効率良く動作できる概略回路図である。
【図９】従来技術に係る電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【符号の説明】
１０１電源
１０２プラス電極
１０３マイナス電極
１０４負荷
１０５部分空乏タイプSOI−PMOS
１０６負荷のプラス端子
２０５部分空乏タイプSOI−NMOS
３０５完全空乏タイプSOI−PMOS
４０５完全空乏タイプSOI−NMOS
７０１アナログ回路
７０２デジタル回路
８０１第１の回路
８０２第２の回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electronic apparatus having a circuit in which reverse polarity power may be input to a power input terminal. In particular, when the reverse polarity power is input, the reverse polarity power is hardly consumed. The present invention relates to an electronic device having the required circuit.
[0002]
[Prior art]
A circuit that consumes less power at the time of reverse polarity power input in a conventional electronic device has a configuration as shown in FIG. 9 (see, for example, Patent Document 1). As shown in FIG. 9, a backflow prevention transistor 905 is provided between the plus terminal 106 and the plus electrode 102 of the load 104, and the base of the backflow prevention transistor 905 is connected to the minus electrode 103 via the resistor 108. The minus terminal 107 is connected to the minus electrode 103, and is configured to connect the power source 101 between the plus electrode 102 and the minus electrode 103.
[0003]
With the above configuration, when the power supply 101 is normally connected so that the positive electrode 102 has a higher voltage than the negative electrode 103, the backflow prevention transistor 905 is turned on, so that a voltage close to the voltage of the power supply 101 is applied to the load. When the power supply 101 is reversely connected, the reverse current prevention transistor 905 is turned off, so that the current that is going to flow from the negative electrode 103 to the positive electrode 102 via the load is reversed. Blocked by the prevention transistor 905.
[0004]
Therefore, in the above configuration, when the power source 101 is normally connected, the power of the power source 101 can be used for driving the load 104 with little loss, and when the power source 101 is reversely connected, the power of the power source 101 is hardly consumed. An electronic device having a circuit that can prevent power consumption of the power source 101 due to overcurrent flowing through the load 104 and thermal destruction of the load 104 can be realized.
[0005]
[Patent Document 1]
Japanese Patent Laid-Open No. 5-260652 (Second Mitigation, Fig. 1)
[0006]
[Problems to be solved by the invention]
The problem with the circuit with low power consumption when inputting reverse polarity power in the conventional electronic device is that the load 104 is an IC with a low power consumption CMOS structure in order to reduce the power consumption of the electronic device. This is a case where a backflow prevention transistor 905 is incorporated in the IC in order to reduce the size and cost of the electronic device.
[0007]
In this case, when the backflow prevention transistor 905 is a bipolar transistor, it is a matter of course that a very complicated structure and manufacturing process are required for manufacturing the IC. However, since the base current flows in the bipolar transistor, low power consumption is achieved. There is a problem that cannot be made.
[0008]
On the other hand, when the backflow prevention transistor 905 is an FET, the consumption can be reduced by the amount of current that does not flow through the gate, and the IC can be easily manufactured. However, a P-type substrate-N-type well structure with good performance of an N-channel MOSFET (hereinafter abbreviated as NMOS) has a drive capability about four times that of a PMOS to reduce the area of the IC, and is off-leakage. When an NMOS with a small amount is used for the backflow prevention transistor 905, the current from the negative electrode 103 to the positive electrode 102 cannot be cut off by the NMOS when the power supply 101 is reversely connected. Therefore, it is necessary to use a P-channel MOSFET (hereinafter abbreviated as PMOS) having an N well open as the backflow prevention transistor 905. However, the PMOS has a smaller driving capability than the NMOS and is formed in the N well. As a result, the driving capability is further reduced and off-leakage is increased. Therefore, it is necessary to increase the W length, which not only increases the chip area of the IC, but also increases the current consumption when the power supply 101 is reversely connected.
[0009]
Also, in an N-type substrate-P-type well structure with good PMOS performance, the NMOS is formed in the P-type well. Therefore, if the P-type well is opened, the NMOS is advantageous in reducing the area of the IC. However, since the NMOS is formed in the P-type well, the performance is inferior to that of the P-type substrate-N-type well structure. Accordingly, the off-leakage of the NMOS increases, and as a result, the current consumption when the power supply 101 is reversely connected increases. Note that when a PMOS is used for the backflow prevention transistor 905, the current from the negative electrode 103 to the positive electrode 102 cannot be cut off by the PMOS when the power supply 101 is reversely connected.
[0010]
That is, in the above conventional circuit, if the backflow prevention transistor 905 is bipolar, the power consumption cannot be reduced. If the backflow prevention transistor 905 is an FET, the reverse current prevention transistor 905 is connected to the PMOS or the like formed in the N well. It is necessary to use the NMOS created in the P-well. Therefore, the PMOS or NMOS has a lower driving capability and an increased off-leakage than those produced directly on the substrate, so that it not only increases the area of the IC but also consumes power when the power supply 101 is reversely connected. There was a problem that the current increased.
[0011]
[Means for Solving the Problems]
Therefore, in the first means of the present invention, a power source, a load composed of SOI-CMOS driven by the power of the power source and having a desired function, and an SOI-MOS formed on the same substrate as the load In the circuit, the SOI-MOS is connected in series to the current path of the load, the SOI-MOS has an open body, and the gate has the power supply normal. When connected, the SOI-MOS is turned on, the power supply is reverse-connected, and when reverse polarity power is supplied, a voltage is applied so that the SOI-MOS is turned off. Electronic equipment was used.
[0012]
With the above configuration, the backflow prevention transistor and the load are created on the same substrate, and the increase in the area of the IC, which was a problem when using the FET for the backflow prevention transistor, and the reverse connection of the power supply An increase in current consumption can be solved.
[0013]
Further, in the second means of the present invention, in addition to the means of the first of the present invention, the circuit is reversely connected to the SOI-MOS substrate than when the power supply is normally connected. When an electric power of polarity is supplied, a voltage that gives a higher absolute value of the threshold voltage of the SOI-MOS is applied.
With the above configuration, the area of the IC can be further reduced as compared with the first means, and the current consumption when the power supply is reversely connected can be reduced.
[0014]
Further, in the third means of the present invention, in addition to the first and second means of the present invention, the circuit uses a fully depleted type SOI-MOS for the SOI-MOS. It was.
[0015]
With the above configuration, the area of the IC can be further reduced as compared with the first and second means, and the current consumption when the power supply 101 is reversely connected can be reduced.
[0016]
According to a fourth aspect of the present invention, there is provided a digital circuit composed of a power source and SOI-CMOS that is driven by the power of the power source and has a desired function, and the digital circuit includes a current of the digital circuit. In the configuration, SOI-PMOS and SOI-NMOS are connected in series in the path, and when the power supply is normally connected, current from the power supply flows to the drain through the source of the SOI-PMOS, and the SOI The current from the drain of the PMOS is configured to flow to the source through the drain of the SOI-PMOS, and the gate of the SOI-PMOS and the gate of the SOI-NMOS are electrically connected. It was set as an electronic device.
[0017]
With this configuration, the backflow prevention transistor is not necessary for the digital circuit, so that not only can the power of the power source be efficiently used for the digital circuit, but also low cost and downsizing can be realized.
[0018]
Furthermore, in the fifth means of the present invention, in addition to the configuration of the fourth means, the digital circuit uses a fully depleted type SOI-PMOS for the SOI-PMOS and a fully depleted type SOI- for the SOI-NMOS. The electronic device is characterized by using NMOS.
[0019]
With the above configuration, not only the power of the power source can be efficiently used for the digital circuit but also low cost and downsizing can be realized by the fourth means.
[0020]
Further, in the sixth means of the present invention, in addition to the structures of the fourth and fifth means, the electronic device is further composed of SOI-CMOS driven by the power of the power source and having a desired function. And an SOI-MOS formed on the same substrate as the analog circuit, the SOI-MOS is connected in series to the current path of the analog circuit, and the body of the SOI-MOS is open. The gate is configured so that the SOI-MOS is turned on when the power supply is normally connected, and the SOI-MOS is turned off when the power supply is reversely connected and power of reverse polarity is supplied. The electronic device is characterized by being supplied with various voltages.
[0021]
With the above configuration, the SOI-MOS drive capability is reduced because the digital circuit does not require the backflow prevention transistor, so the analog circuit and the SOI-MOS formed on the same substrate are used. In addition to reducing the area of the IC, the current consumption when the power supply is reversely connected can be reduced.
[0022]
Further, in the seventh means of the present invention, in addition to the sixth means, the SOI-MOS is reversely connected to the SOI-MOS substrate from the case where the power supply is normally connected, and has a reverse polarity. The electronic device is characterized in that a voltage is applied so that the absolute value of the threshold voltage of the SOI-MOS is higher when the power is supplied.
[0023]
With the above configuration, the IC area can be further reduced as compared with the sixth means, and the current consumption when the power supply is reversely connected can be further reduced.
[0024]
According to an eighth means of the present invention, in addition to the configurations of the sixth and seventh means, the SOI-MOS is an electronic device characterized by using a fully depleted type SOI-MOS.
[0025]
With the above configuration, the area of the IC can be further reduced as compared with the sixth and seventh means, and the current consumption when the power supply is reversely connected can be further reduced.
[0026]
Furthermore, in the ninth means of the present invention, in addition to the structure of any one of the first to third means, the electronic device further has the same structure as the circuit, and the power supply is reversely connected. An electronic device is characterized in that it has a second circuit driven by electric power or electric power of reverse polarity.
[0027]
With the above-described configuration, in addition to the effects of the first to third means, even when the power source is reversely connected and power having a reverse polarity is supplied, the power of the power source is efficiently driven to achieve a desired function. A circuit that fulfills this can be realized.
[0028]
Further, in the tenth means of the present invention, in addition to the structures of the fourth and fifth means, the electronic device further has the same structure as the digital circuit, and the power when the power source is reversely connected. In addition, the electronic device includes a second digital circuit that is driven by electric power having a reverse polarity.
[0029]
By adopting the above configuration, in addition to the effects of the fourth and fifth means, even when the power source is reversely connected and power having a reverse polarity is supplied, the power of the power source is efficiently driven to achieve a desired function. A circuit that fulfills this can be realized.
[0030]
According to an eleventh means of the present invention, in addition to the configuration of any one of the sixth to eighth means, when the power source is normally connected to the digital circuit or when positive power is supplied, The electronic device is characterized in that the power source is reversely connected to the SOI-MOS or power having a reverse polarity is supplied.
[0031]
With the above configuration, in addition to the effects of any one of the sixth to eighth means, even when the power source is reversely connected and reverse polarity power is supplied, the power of the power source is efficiently driven, A circuit that performs the function can be realized.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
The semiconductor integrated circuit according to the present invention is connected between a first terminal to which a positive electrode of a power supply is connected, a second terminal to which a negative electrode of the power supply is connected, and the first and second terminals. And a load that is driven by receiving power supplied from the power source, and an NMOS transistor that controls the power supplied to the load. The NMOS transistor is connected between the second terminal and the load, and a voltage based on the voltage of the first terminal is applied to the gate electrode and the substrate electrode of the NMOS transistor. The NMOS transistor is an SOI-MOS transistor.
[0033]
The semiconductor integrated circuit according to the present invention is connected between a first terminal to which a positive electrode of a power supply is connected, a second terminal to which a negative electrode of the power supply is connected, and the first and second terminals. And a load that is driven by the supply of power from the power source, and a PMOS transistor that controls the power supplied to the load. The PMOS transistor is connected between the first terminal and the load, and a voltage based on the voltage of the second terminal is applied to the gate electrode and the substrate electrode of the PMOS transistor. The PMOS transistor is an SOI-MOS transistor.
[0034]
The semiconductor integrated circuit according to the present invention is connected between a first terminal to which a positive electrode of a power supply is connected, a second terminal to which a negative electrode of the power supply is connected, and the first and second terminals. And a load that is driven by power supplied from the power source and a MOS transistor that controls the power supplied to the load. The MOS transistor is connected between the first terminal and the second terminal in series with the load, and when the power supply is reversely connected, the gate electrode of the MOS transistor includes: A voltage for turning off the MOS transistor is applied, and the MOS transistor is an SOI-MOS transistor.
[0035]
Further, the MOS transistor is a fully depleted SOI-MOS transistor.
[0036]
Further, the load is formed on the same substrate as the MOS transistor.
[0037]
Further, the MOS transistor constituting the load is a fully depleted SOI-MOS transistor.
[0038]
An electronic apparatus according to the present invention includes the semiconductor integrated circuit.
[0039]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0040]
1 to 4 show circuits that consume low power when reverse polarity power is input in an electronic apparatus according to first to fourth embodiments of the present invention.
[0041]
FIG. 5 is a cross-sectional view for explaining a MOS structure using an SOI (Silicon on Insulator) structure used in the present invention.
First, the SOI-MOS structure used in the present invention will be described. As shown in FIG. 5, the SOI-MOS structure used in the present invention is provided with a buried oxide film 505 on a P-type conductivity type or N-type conductivity type support base 308, and a silicon layer on the buried oxide film 505. Is partially oxidized to form LOCOS307. Further, the LOCOS 307 is in complete contact with the buried oxide film 505, whereby the silicon layer surrounded by the LOCOS 307 can be electrically isolated from the other silicon layers. Then, the SOI-PMOS 105 or the SOI-NMOS 205 is formed in each silicon layer that is electrically separated. In other words, by using the SOI structure, it is possible to easily separate elements without forming a well as in a conventional MOS.
[0042]
In the SOI-PMOS 105, a P-type source 301 and a P-type drain 302 are provided on the silicon layer, and a gate oxide film 301 is provided on an N-type body 304 between the source 301 and the drain 302. The gate electrode 303 is provided on the film 310, and the SOI-NMOS includes an N-type source 311 and an N-type drain 312, and a gate oxide film 301 on a P-type body 314 between the source 311 and the drain 312. In addition, a gate electrode 303 is provided on the gate oxide film 301.
[0043]
Furthermore, in the present invention, a first substrate region 306 having a conductivity type different from that of the support substrate 308 is provided in the support substrate 308 so as to be in contact with the buried oxide film 505, and the buried oxide film is provided in the first substrate region 306. A second substrate region 316 having the same conductivity type as that of the support substrate 308 is provided so as to be in contact with 505. The supporting substrate 308, the first substrate region 306, and the second substrate region 316 are electrically connected to each other silicon layer region through a region without a separate buried oxide film 505. It is a configuration to be connected.
[0044]
With the above configuration, since the bottom of the source or drain of each SOI-MOS is in contact with the buried oxide film, the parasitic capacitance associated with the source or drain can be reduced. Therefore, the circuit composed of each SOI-MOS can achieve high speed operation and low consumption. Furthermore, the voltages of the support substrate, the first substrate region, and the second substrate region can be set separately by applying different output potentials to the silicon layer that is electrically connected to each region. Therefore, the characteristics of each SOI-MOS located directly above each region can be controlled separately.
[0045]
Each of the SOI layers is thickened to a certain extent, so that each of the SOI-MOSs is a partially depleted type in which the body is only partially depleted. It goes without saying that the MOS can be of a fully depleted type that completely depletes the body.
[0046]
Next, SOI-MOS symbols used in the description of the present invention will be described. The SOI-MOS symbol used in the description of the present invention is shown in FIG. 6 by taking a partial depletion type SOI-PMOS as an example. As shown in FIG. 6, there are a source 401 and a drain 402 on the left and right, a gate 403 between the source 401 and the drain 402, a downward arrow 401 on the gate 403, and an arrow 401 A capacitor 405 having a buried oxide film as an insulating film is provided below, and a substrate 406 is provided below the capacitor 405. The substrate 406 includes the support substrate 308 and the first substrate region shown in FIG. The configuration corresponds to either 306 or the second substrate region 316. In addition, the arrow 404 in FIG. 6 is directed upward in the case of a partially depleted type SOI-NMOS, and is directed downward in the case of a fully depleted type SOI-PMOS. In the case of NMOS, it is configured to face upward with a dotted arrow.
[0047]
1 to 4 are diagrams showing a circuit that consumes low power when reverse polarity power is input in the electronic apparatus according to the first to fourth embodiments using the above-described SOI-MOS symbols. This will be described.
[0048]
FIG. 1 is a schematic circuit diagram showing a circuit that consumes low power when reverse polarity power is input in the electronic apparatus according to the first embodiment of the present invention. As shown in FIG. 1, the depletion type SOI-PMOS 105 is used as the backflow prevention transistor, and the source or drain of the partial depletion type SOI-PMOS 105 is connected to the positive electrode 102 or the positive terminal 106 of the load 104. The gate of the partial depletion type SOI-PMOS 105 is connected to the negative electrode 103, the substrate is connected to the gate, the negative terminal 107 of the load 104 is connected to the negative electrode 103, and a power source is connected between the positive electrode 102 and the negative electrode 103. 101 is connected.
[0049]
With the above configuration, when the power supply 101 is normally connected so that the positive electrode 102 has a higher voltage than the negative electrode 103, the partially depleted type SOI-PMOS 105 is turned on. Although the load 104 is supplied and the load 104 operates, when the power supply 101 is reversely connected, the partially depleted type SOI-PMOS 105 is turned off, so that it tends to flow from the negative electrode 103 to the positive electrode 102 via the load. The current is interrupted by the partially depleted type SOI-PMOS 105.
[0050]
Therefore, in the above configuration, when the power source 101 is normally connected, the power of the power source 101 can be used for driving the load 104 with little loss, and when the power source 101 is reversely connected, the power of the power source 101 is hardly consumed. An electronic device having a circuit that can prevent power consumption of the power source 101 due to overcurrent flowing through the load 104 and thermal destruction of the load 104 can be realized.
[0051]
Further, while the bipolar circuit is used for the backflow prevention transistor as in the conventional circuit, the circuit of the present invention uses a partially depleted type SOI-PMOS for the backflow prevention transistor. Therefore, compared with the conventional circuit, the circuit according to the present invention can reduce power consumption because the current flowing through the bipolar base is eliminated.
[0052]
In other words, the configuration of the circuit of the present invention can solve the problem of increased current consumption in the case of using a bipolar for the backflow prevention transistor as in the conventional configuration of the circuit. .
[0053]
Also, as in the conventional circuit, when the backflow prevention transistor and the load are formed on the same substrate and the FET is used for the backflow prevention transistor, the performance is deteriorated because it is formed in the well. In contrast to the FET, the partially depleted SOI-PMOS used as the backflow prevention transistor in the circuit of the present invention does not need to be formed in the well, so that the driving capability is not lowered and the off-leakage is not increased.
[0054]
Therefore, in the circuit of the present invention, the backflow prevention transistor can be configured with a smaller area than the conventional circuit, so that the area of the IC in which the backflow prevention transistor and the load are formed on the same substrate can be reduced. Since off-leakage of the backflow prevention transistor can be reduced, current consumption when the power supply is reversely connected can be reduced.
[0055]
In other words, when the circuit configuration of the present invention is used, the backflow prevention transistor and the load are created on the same substrate as in the conventional circuit configuration, and the FET is used as the backflow prevention transistor. The increase in the area of the IC and the increase in current consumption when the power supply 101 is reversely connected can be solved.
[0056]
Furthermore, in the above circuit of the present invention, the substrate of the partial depletion type SOI-PMOS used as the backflow prevention transistor is connected to the gate. Thereby, the SOI-PMOS has the lowest absolute value of the threshold voltage because the lowest voltage is input to the substrate when the power supply is normally connected. Accordingly, since the drive capability of the SOI-PMOS increases, it becomes possible to supply the power of the power source to the load without further loss, and the SOI-PMOS so that the loss becomes the same. When the W length is set, the W length can be reduced. Further, the SOI-PMOS has the highest absolute value of the threshold voltage because the highest voltage is input to the substrate when the power supply is reversely connected. Therefore, since the off-leakage of the SOI-PMOS can be reduced, the current consumption when the power supply is reversely connected can be further reduced.
[0057]
In the above circuit of the present invention, the gate of the SOI-PMOS is connected to the negative electrode, but when the power supply is normally connected, a voltage is applied to turn on the SOI-PMOS. In addition, it goes without saying that a similar function can be realized even when a voltage is applied to turn off the SOI-PMOS when the power supply is reversely connected. In the above circuit of the present invention, the SOI-PMOS substrate is connected to the gate. However, when the power supply is normally connected, the absolute value of the threshold value of the SOI-PMOS decreases, and Needless to say, the same effect can be expected if a voltage is applied to increase the absolute value of the threshold value of the SOI-PMOS when the power supply is reversely connected.
[0058]
FIG. 2 is a schematic circuit diagram showing a circuit that consumes less power at the time of reverse polarity power input in the electronic apparatus according to the second embodiment of the present invention. As shown in FIG. 2, the backflow prevention transistor uses a partially depleted type SOI-PMOS 205, and the source or drain of the partially depleted type SOI-NMOS 205 is connected to the negative electrode 103 or the negative terminal 107 of the load 104. The gate of the partial depletion type SOI-NMOS 205 is connected to the positive electrode 102, the substrate is connected to the gate, the positive terminal 106 of the load 104 is connected to the positive electrode 102, and a power source is connected between the positive electrode 102 and the negative electrode 103. 101 is connected.
[0059]
With the above configuration, not only the same function as in the first embodiment of the present invention is obtained, but also a partially depleted type SOI-PMOS used as a backflow prevention transistor in the first embodiment of the present invention. In contrast, the partially depleted SOI-NMOS used as the backflow prevention transistor in the second embodiment of the present invention has a drive capability that is about four times larger, and the off-leakage for the same drive capability is reduced. Therefore, in the second embodiment of the present invention, in addition to the effect of the first embodiment of the present invention, the backflow prevention transistor can be configured with a small area. Since the area of an IC formed on the same substrate can be reduced and the off-leakage of the backflow prevention transistor can be reduced, there is an effect of reducing current consumption when the power supply is reversely connected.
[0060]
FIG. 3 is a schematic circuit diagram showing a circuit that consumes less power at the time of reverse polarity power input in an electronic apparatus according to the third embodiment of the present invention. As shown in FIG. 3, the fully-depleted type SOI-PMOS 305 is used for the backflow prevention transistor, and the source or drain of the fully-depleted type SOI-PMOS 305 is connected to the positive electrode 102 or the positive terminal 106 of the load 104. The gate of the fully depleted type SOI-PMOS 305 is connected to the negative electrode 103, the substrate is connected to the gate, the negative terminal 107 of the load 104 is connected to the negative electrode 103, and a power source is connected between the positive electrode 102 and the negative electrode 103. 101 is connected.
[0061]
With the above configuration, not only the same function as in the first embodiment of the present invention is obtained, but also a partially depleted type SOI-PMOS used as a backflow prevention transistor in the first embodiment of the present invention. In contrast, the fully depleted type SOI-PMOS used as the backflow prevention transistor in the third embodiment of the present invention reduces the off-leak when the absolute value of the threshold is the same, and the same when the off-leak is the same The absolute value of the threshold can be lowered. Therefore, for the MOS as described above, the decrease in the absolute value of the threshold value is equivalent to the improvement of the driving capability. Therefore, in the third embodiment of the present invention, the first embodiment of the present invention described above is used. In addition to the effect, the backflow prevention transistor can be configured with a small area, so that the area of the IC in which the backflow prevention transistor and the load are formed on the same substrate can be reduced, or off-leakage of the backflow prevention transistor can be reduced. The current consumption when the power supply is reversely connected can be reduced.
[0062]
FIG. 4 is a schematic circuit diagram showing a circuit that consumes low power when reverse polarity power is input in an electronic apparatus according to the fourth embodiment of the present invention. As shown in FIG. 4, the depletion type SOI-PMOS 405 is used as the backflow prevention transistor, and the source or drain of the complete depletion type SOI-NMOS 405 is connected to the negative electrode 103 or the negative terminal 107 of the load 104. The gate of the fully depleted type SOI-NMOS 405 is connected to the positive electrode 102, the substrate is connected to the gate, the positive terminal 106 of the load 104 is connected to the positive electrode 102, and a power source is connected between the positive electrode 102 and the negative electrode 103. 101 is connected.
[0063]
The above configuration not only provides the same function as the first embodiment of the present invention, but also a partially depleted type SOI-NMOS used as a backflow prevention transistor in the second embodiment of the present invention. In contrast, the fully depleted type SOI-NMOS used as the backflow prevention transistor in the fourth embodiment of the present invention reduces the off-leak when the absolute value of the threshold is the same, and the same when the off-leak is the same The absolute value of the threshold can be lowered. Therefore, for the MOS as described above, a decrease in the absolute value of the threshold value is equivalent to an improvement in driving capability. Therefore, in the fourth embodiment of the present invention, the second embodiment of the present invention described above is used. In addition to the effect, the backflow prevention transistor can be configured with a small area, so that the area of the IC in which the backflow prevention transistor and the load are formed on the same substrate can be reduced, or off-leakage of the backflow prevention transistor can be reduced. The current consumption when the power supply is reversely connected can be reduced.
[0064]
FIG. 7 is a schematic circuit diagram showing a circuit that consumes less power at the time of reverse polarity power input in an electronic apparatus according to the fifth embodiment of the present invention.
[0065]
As shown in FIG. 7, the analog circuit 701 has a positive terminal 710 connected to the positive electrode 102, a negative terminal 711 connected to the source or drain of the fully depleted type SOI-NMOS 406, and the fully depleted type SOI-NMOS 406 is connected to the drain. The source is connected to the negative electrode 103, the gate is connected to the positive electrode 102, the substrate is connected to the gate, and the digital circuit 702 has the positive terminal 714 connected to the positive electrode 102 and the negative terminal 715 connected to the negative electrode 103. The power supply 101 is connected between the plus electrode 102 and the minus electrode 103.
[0066]
The analog circuit 701 includes fully depleted type SOI-PMOSs 703 and 705, and fully depleted type SOI-NMOSs 704 and 716. The fully depleted type SOI-PMOS 703 has a source connected to the positive terminal 710 and a gate connected to the source. The drain of the depletion type SOI-PMOS 705 is connected to the drain of the fully depleted type SOI-NMOS 704. The fully depleted type SOI-PMOS 705 has a source connected to the positive terminal 710 and a drain connected to the drain of the fully depleted type SOI-NMOS 706. The fully-depleted SOI-NMOS 704 has a gate connected to the first input terminal 712 and a source connected to the negative terminal 711. The SOI-NMOS 706 has a gate connected to the second input terminal 713 and a source connected to the negative terminal 711. Are connected to each other.
[0067]
On the other hand, the digital circuit 702 is composed of a fully depleted type SOI-CMOS, and a fully depleted type SOI-PMOS 707 and a fully depleted type SOI-NMOS 708 are connected in series in the current path from the minus terminal 715 to the plus terminal 714 of the digital circuit 702. In the fully depleted type SOI-PMOS 707 and the fully depleted type SOI-NMOS 708, the current from the positive terminal 714 flows to the drain through the source of the fully depleted type SOI-PMOS 707, and the current from the drain is completely depleted. It flows to the source through the drain of the type SOI-NMOS 708 and is connected so that the current from the source flows to the negative terminal 715, and the gate of the fully depleted type SOI-PMOS 707 and the gate of the fully depleted type SOI-NMOS 708 are connected. It is a configuration. In the figure, a dotted line portion between the terminals 714 and 715 means that another circuit or the like can be inserted.
[0068]
In other words, in the fifth embodiment of the present invention, the digital circuit having the above configuration is configured by SOI-CMOS, so that the backflow prevention transistor is not provided between the digital circuit and the plus electrode or the minus electrode. Even if the power supply is reversely connected, since any SOI-MOS of the digital circuit is turned off, little power is consumed. Furthermore, the digital circuit having the above configuration is further configured by a fully depleted SOI-CMOS having higher drive capability than SOI-CMOS and less off-leakage, thereby reducing the digital circuit area of the above configuration and reverse connection of the power supply. Current consumption can be further reduced.
[0069]
Further, in the case of a circuit in which the digital circuit and the analog circuit are mixed, it is only necessary to provide the backflow prevention transistor only in the current path of the analog circuit through which a current always flows. The driving capability of the backflow prevention transistor can be reduced. That is, the area of the backflow prevention transistor can be reduced as compared with the first to fourth embodiments of the present invention.
[0070]
Of course, the analog circuit, digital circuit, and backflow prevention transistor can be configured with partially depleted type SOI-MOS. Since there is no kink effect, it is more effective.
[0071]
FIG. 8 is a circuit that can operate efficiently regardless of the polarity of the power supply, using a circuit that consumes low power when the reverse polarity power is input in the electronic apparatus according to the sixth embodiment of the present invention.
[0072]
As shown in FIG. 8, a first circuit 801 using the circuit shown in the first to fifth embodiments of the present invention and a second circuit 802 are provided, and the first circuit 801 is a plus terminal 712. Is connected to the negative electrode 103, and the second circuit 802 has the positive terminal 812 connected to the negative electrode 103, the negative terminal 813 connected to the positive electrode 102, and the positive electrode 102 and the negative electrode 103. In this configuration, the power supply 101 is connected.
[0073]
With the above configuration, when the power supply 101 is normally connected so that the voltage of the positive electrode 102 is higher than the voltage of the negative electrode 103, the first circuit 801 operates and the second circuit 802 In addition to stopping the operation, the power of the power supply 101 is hardly consumed. On the other hand, when the power source 101 is reversely connected so that the voltage of the negative electrode 103 is higher than the voltage of the positive electrode 102, the second circuit 802 operates, and the first circuit 801 simply stops operation. And the power supply 101 consumes little power. Therefore, a circuit that can operate efficiently with the power of the power supply 101 can be realized regardless of whether the power supply 101 is normally connected or reversely connected. The power source 101 may be a power source that may be reversely connected, such as a battery, or a natural power source that changes the polarity of the generated power depending on how natural energy such as a temperature difference is applied, such as a thermoelectric generator. In the case of an energy power generation element, it is possible to use reverse polarity power that could not be used conventionally among the power generated by the natural energy power generation element, so that a circuit that efficiently drives with the power generated by the natural energy power generation element can be realized. .
[0074]
【The invention's effect】
According to the present invention, by providing a backflow prevention transistor in an electronic device, in a circuit that consumes less power when reverse polarity power is input, the load 104 is reduced in CMOS structure in order to reduce the consumption of the electronic device. In order to further reduce the size and cost of the electronic device, when the backflow prevention transistor 105 is incorporated in the IC, the IC can be reduced in area, and the area of the IC can be reduced. Thus, current consumption when the power supply 101 is reversely connected can be reduced.
[0075]
In addition, an electronic device having a circuit that can be efficiently driven by the power of the power source can be realized regardless of whether the power source is normally connected or reversely connected.
[Brief description of the drawings]
FIG. 1 is a schematic circuit diagram showing a circuit that consumes low power when reverse polarity power is input in an electronic apparatus according to a first embodiment of the present invention.
FIG. 2 is a schematic circuit diagram showing a circuit that consumes low power when reverse polarity power is input in an electronic apparatus according to a second embodiment of the present invention.
FIG. 3 is a schematic circuit diagram showing a circuit that consumes low power when reverse polarity power is input in an electronic apparatus according to a third embodiment of the present invention.
FIG. 4 is a schematic circuit diagram showing a circuit that consumes low power when reverse polarity power is input in an electronic apparatus according to a fourth embodiment of the present invention.
FIG. 5 is a cross-sectional view for explaining a MOS structure using an SOI (Silicon on Insulator) structure used in the present invention.
FIG. 6 is a diagram for explaining an SOI-MOS symbol used in the description of the present invention by taking a partial depletion type SOI-PMOS as an example;
FIG. 7 is a schematic circuit diagram showing a circuit that consumes low power when reverse polarity power is input in an electronic apparatus according to a fifth embodiment of the present invention.
FIG. 8 is a schematic circuit diagram that allows efficient operation regardless of the polarity of a power source using a circuit that consumes low power when reverse polarity power is input in an electronic device according to a sixth embodiment of the present invention. .
FIG. 9 is a schematic circuit diagram showing a circuit that consumes low power when reverse polarity power is input in an electronic apparatus according to the prior art.
[Explanation of symbols]
101 power supply
102 Positive electrode
103 Negative electrode
104 load
105 Partially depleted SOI-PMOS
106 Load positive terminal
205 Partially depleted type SOI-NMOS
305 Fully depleted SOI-PMOS
405 Complete depletion type SOI-NMOS
701 Analog circuit
702 Digital circuit
801 First circuit
802 Second circuit

Claims

A semiconductor integrated circuit comprising a power source, and a first circuit and a second circuit connected to the power source,
The first circuit includes:
A first terminal connected to the positive terminal of the power source; a second terminal connected to the negative terminal of the power source;
A first load circuit connected between the first terminal and the second terminal;
A PMOS transistor connected to the first terminal and connected in series with the first load circuit for controlling power supplied to the first load circuit;
The second circuit includes:
A third terminal connected to the negative terminal of the power source; a fourth terminal connected to the positive terminal of the power source;
A second load circuit connected between the third terminal and the fourth terminal;
An NMOS transistor connected to the fourth terminal and connected in series with the second load circuit to control power supplied to the second load circuit;
The PMOS transistor and the NMOS transistor are SOI-MOS transistors using an SOI structure in which a buried oxide film and a silicon layer are provided on a support substrate, and are in contact with the buried oxide film in the support substrate. In addition, a first substrate region having a conductivity type different from that of the support substrate is provided, and the first substrate region is disposed immediately below a body between a source and a drain of the SOI-MOS transistor, and the SOI-MOS A configuration in which a gate of a transistor and the first substrate region are connected in common, or a second substrate region having the same conductivity type as the support substrate is provided in the first substrate region, and the second substrate The region is arranged directly under the body between the source and drain of the SOI-MOS transistor, and the region of the SOI-MOS transistor is DOO and the second substrate region has a configuration that is commonly connected,
When the power supply is normally connected such that the voltage at the positive terminal is higher than the voltage at the negative terminal, a voltage is applied to turn on the PMOS transistor, turn off the NMOS transistor, and the power supply The PMOS transistor and the PMOS transistor and the NMOS transistor are turned on when a reverse connection is made such that the voltage at the negative terminal is higher than the voltage at the positive terminal. A semiconductor integrated circuit , wherein the gate of the SOI-MOS transistor constituting the NMOS transistor is connected to the first substrate region and the second substrate region .

2. The semiconductor integrated circuit according to claim 1, wherein the SOI-MOS transistors constituting the PMOS transistor and the NMOS transistor are fully depleted type SOI-MOS transistors.

3. The semiconductor integrated circuit according to claim 2, wherein the MOS transistor constituting the load circuit is a fully depleted SOI-MOS transistor.

An electronic apparatus comprising a power supply and the semiconductor integrated circuit according to claim 1.

The electronic device according to claim 4, wherein the power source is a natural energy power generation element, and is a power source whose polarity is inverted depending on a state of natural energy.