KR0135838B1 - Semiconductor device using soi substrate and back-gate biasing method - Google Patents
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Abstract
실리콘 온 인슐레이터 기판을 이용하는 반도체장치에 있어서 빅-게이트 바이어스 인가방법 및 그 구조가 개시되어 있다. 제 1 도전형의 하부 반도체중 상에 매몰 절연층 및 상부 반도체층이 적층되어 이루어진 실리콘 온 인슐레이터 기판 상에 분리되어 형성된 제 1 도전형의 모스 트랜지스터와 제 2 도형의 모스 트랜지스터를 포함하는 반도체장치에 있어서, 상기 제 1 도전형 모스 트랜지스터에 대응되는 상기 하부 반도체층의 제 1 영역에 형성된 제 2 도전형의 웰을 구비한다. 상기 제 1 도전형의 모스 트랜지스터와 제 2 도전형의 모스 트랜지스터에 각각 다른 백-게이트 바이어스를 인가할 수 있다.A method of applying a big-gate bias and a structure thereof in a semiconductor device using a silicon on insulator substrate are disclosed. A semiconductor device comprising a MOS transistor of a first conductivity type and a MOS transistor of a second figure formed separately from a silicon on insulator substrate having a buried insulating layer and an upper semiconductor layer stacked on a lower semiconductor of a first conductivity type. And a second conductive well formed in a first region of the lower semiconductor layer corresponding to the first conductive MOS transistor. Different back-gate bias may be applied to the MOS transistor of the first conductivity type and the MOS transistor of the second conductivity type, respectively.
Description
제 1 도는 종래방법에 의한, SOI 기판을 이용한 반도체장치의 단면도.1 is a cross-sectional view of a semiconductor device using an SOI substrate by a conventional method.
제 2 A 도 및 제 2 B도는 종래방법에 의해 제조된 nMOS 트랜지스터의 전기적 특성을 나타내는 그래프.2A and 2B are graphs showing electrical characteristics of nMOS transistors manufactured by conventional methods.
제 3A 도 및 제 3B도는 종래방법에 의해 제조된 pMOS 트랜지스터의 전기적 특성을 나타내는 그래프들.3A and 3B are graphs showing electrical characteristics of a pMOS transistor manufactured by a conventional method.
제 4A 도 내지 제 4D 도는 본 발명의 제 1 실시예에 의한, SOI 기판을 이용한 반도체장치의 제조방법을 설명하기 위한 단면도들.4A to 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device using an SOI substrate according to a first embodiment of the present invention.
제 5 도는 본 발명의 제 2 실시예에 의한, SOI 기판을 이용한 반도체장치의 제조방법을 설명하기 위한 단면도들.5 is a cross-sectional view illustrating a method of manufacturing a semiconductor device using an SOI substrate according to a second embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1,10 : 하부 반도체층2,12 : 매몰 절연층1,10: lower semiconductor layer 2, 12: buried insulating layer
4,14 : 상부 반도체층6,16 : 소자분리 영역4,14 upper semiconductor layer 6,16 device isolation region
20 : n웰24 : p웰20: n well 24: p well
32 : 비트라인36,38 : 금속층32: bit line 36, 38: metal layer
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 실리콘 온 인슐레이터(Silicon On Insulator ; 이하 SOI라 한다) 기판을 이용한 반도체장치에 있어서 백-게이트(back-gate) 바이어스를 인가하는 방법 및 그 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a method and structure of applying a back-gate bias in a semiconductor device using a silicon on insulator (SOI) substrate. It is about.
SOI는 보다 효과적으로 실리콘기판 상에 형성되는 반도체소자들을 상호 분리하는 기술로서, 접합분리(Junction Isolation)기술보다 빛에 강하고 높은 공급전압에 강한 특성을 나타낸다. 또한 일반적으로, 벌크 실리콘기판 상에 형성된 소자보다 SOI 기판 상에 형성된 소자가 결과적으로 요구하는 공정수가 작으며, IC칩 내에 형성된 소자들 간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 잇점이 있다. 이러한 소자를 SOI 소자라고 하는데, SOI 소자는 상술한 특성외에도 문턱기울기(Threshold slope)가 크며, 2V까지 저전압하는 경우에도 특성의 저하가 별로없는 장점을 가진다. 또한, 트랜지스터의 채널길이가 0.4㎛이하로 줄어들어도 핫 캐리어 효과(hot carrier effect) 및 드레인 파괴전압이 문제가 되지 않을 것으로 추정된다. 더욱이, 소자열화를 유발하기 어려운 구조로 제작할 수 있기 때문에 높은 수율도 기대할 수 있다.SOI is a technology for more effectively separating semiconductor devices formed on a silicon substrate, and is more resistant to light and more resistant to high supply voltage than junction isolation technology. Also, in general, the number of processes required by the device formed on the SOI substrate is smaller than the device formed on the bulk silicon substrate, and the capacitive coupling between the devices formed in the IC chip is reduced. Such a device is called an SOI device. In addition to the above-described characteristics, the SOI device has a large threshold slope, and even when the voltage is lowered to 2V, there is little deterioration in characteristics. In addition, even if the channel length of the transistor is reduced to 0.4 μm or less, the hot carrier effect and the drain breakdown voltage are not considered to be a problem. Moreover, high yields can also be expected since the device can be manufactured in a structure that is unlikely to cause device deterioration.
따라서, 최근에는 고집적 반도체 메모리셀을 개발하기 위하여 SOI 기술을 도입하고 있으며, 특히 SOI 기판의 제작방법 중에서 비교적 제작이 용이한, 두 개의 반도체 웨이퍼를 접합시키는 접합 SOI 기판(Bonded SOI substrate) 기술이 각광받고 있다.Therefore, in recent years, SOI technology has been introduced to develop highly integrated semiconductor memory cells, and in particular, a bonded SOI substrate technology that bonds two semiconductor wafers, which is relatively easy to manufacture, has been spotlighted. I am getting it.
제 1 도는 종래방법에 의해 제조된, SOI 기판을 이용하는 반도체장치의 단면도이다.1 is a cross-sectional view of a semiconductor device using an SOI substrate manufactured by a conventional method.
제 1 도를 참조하면, n형 또는 p형의 하부 반도체층(1) 상에 매몰절연층(2) 및 상부 반도체층(4)이 적층되어 SOI 기판을 구성하고 있다. 상기 SOI 기판의 상부 반도체층(4) 상에는 n+소오스/드레인과 게이트전극(8)으로 이루어진 nMOS 트랜지스터와, p+소오스/드레인과 게이트전극(8)으로 이루어진 pMOS 트랜지스터가 형성되어 있다. 상기 nMOS 트랜지스터와 pMOS 트랜지스터는 통상의 소자분리공정에 의해 형성된 필드산화막(6)에 의해 전기적으로 분리된다(여기서, 미설명부호 7은 게이트절연막을 나타낸다).Referring to FIG. 1, a buried insulating layer 2 and an upper semiconductor layer 4 are stacked on an n-type or p-type lower semiconductor layer 1 to form an SOI substrate. And the nMOS transistor formed in the upper semiconductor layer 4 formed on the n + source / drain and gate electrode 8 of the SOI substrate, a pMOS transistor consisting of a p + source / drain and the gate electrode 8 is formed. The nMOS transistor and the pMOS transistor are electrically separated by the field oxide film 6 formed by a conventional device isolation process (here, reference numeral 7 denotes a gate insulating film).
상기 제 1 도에 도시된 바와 같이, 반도체장치를 구성하는 모든 소자들은 상기 SOI 기판 상부의 상부반도체층(4)에 형성되며, SOI 기판 하부의 하부 반도체층(1)은 상기 상부 반도체층(4)에 형성되는 모든 소자들의 지지대 역할을 한다. 따라서, 상기 하부 반도체층(1)으로 p형 또는 n형의 단일 도전형의 불순물이 함유된 실리콘기판이 사용된다.As shown in FIG. 1, all the elements constituting the semiconductor device are formed in the upper semiconductor layer 4 above the SOI substrate, and the lower semiconductor layer 1 below the SOI substrate is the upper semiconductor layer 4. It serves as a support for all the elements formed in). Therefore, a silicon substrate containing a p-type or n-type single conductivity type impurity is used as the lower semiconductor layer 1.
상기 SOI 기판 상에 형성된 nMOS 트랜지스터와 pMOS 트랜지스터는, 상기 하부 반도체층(1)의 바이어스, 즉 백-게이트 바이어스에 따라 문턱전압(Threshold voltage) 등과 같은 트랜지스터의 전기적 특성이 변하게 된다. 상술한 종래방법은, 단일 도전형의 하부 반도체층을 사용하기 때문에 nMOS 트랜지스터와 pMOS 트랜지스터에 각각 다른 백-게이트 바이어스를 인가할 수 없다는 단점을 갖는다. 즉, nMOS 트랜지스터의 전기적 특성을 개선시키기 위하여 인가된 백-게이트 바이어스 조건은 pMOS 트랜지스터의 전기적 특성을 약화시키게 된다.In the nMOS transistor and the pMOS transistor formed on the SOI substrate, electrical characteristics of the transistor, such as a threshold voltage, change according to a bias of the lower semiconductor layer 1, that is, a back-gate bias. The above-described conventional method has a disadvantage in that it is not possible to apply different back-gate bias to the nMOS transistor and the pMOS transistor because the lower semiconductor layer of the single conductivity type is used. That is, the back-gate bias condition applied to improve the electrical characteristics of the nMOS transistors weakens the electrical characteristics of the pMOS transistors.
제 2A-B도 및 제 3A-B도는 각각, 상기한 종래방법에 의해 제조된 nMOS 트랜지스터 및 pMOS 트랜지스터의 전기적 특성을 나타내는 그래프들이다. 여기서, 제 2A 도 및 제 3A 도는 각각 nMOS 트랜지스터와 pMOS 트랜지스터의 백-게이트 바이어스에 따른 문턱전압과 트랜스컨덕턴스(transconductance' GM= Id/Vg) 특성을 나타내고 있으며, 제 2B 도 및 제 3B 도는 각각 nMOS 트랜지스터와 pMOS 트랜지스터의 백-게이트 바이어스에 따른 서브-스레시홀드 누설전류 특성을 나타내고 있다.2A-B and 3A-B are graphs showing electrical characteristics of nMOS transistors and pMOS transistors manufactured by the conventional method described above, respectively. 2A and 3A show a threshold voltage and a transconductance 'GM = according to the back-gate bias of the nMOS transistor and the pMOS transistor, respectively. Id / Vg) characteristics, and FIGS. 2B and 3B show sub-threshold leakage current characteristics according to the back-gate bias of the nMOS transistor and the pMOS transistor, respectively.
제 2A-B 도와 제 3A-B도에 도시된 바와 같이, 음(-) 백-게이트 바이어스가 인가될 경우, nMOS 트랜지스터의 문턱전압의 절대치가 커지는 반면, pMOS 트랜지스터의 문턱전압 절대치는 오히려 작아지게 된다. 또한, 음(-)의 백-게이트 바이어스가 인가될 경우, nMOS 트랜지스터의 서브-스레시홀드(sub-threshold) 누설전류는 감소하게 되지만, pMOS 트랜지스터의 서브-스레시홀드 누설전류는 증가되어 트랜지스터의 특성을 약화시키게 된다.As shown in Figs. 2A-B and 3A-B, when the negative back-gate bias is applied, the absolute value of the threshold voltage of the nMOS transistor increases, while the absolute value of the threshold voltage of the pMOS transistor becomes rather small. do. In addition, when a negative back-gate bias is applied, the sub-threshold leakage current of the nMOS transistor is reduced, but the sub-threshold leakage current of the pMOS transistor is increased so that the transistor is increased. It will weaken the characteristics of.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점을 해결하여, SOI 기판 상에 형성되는 nMOS 트랜지스터와 pMOS 트랜지스터에 각각 다른 백-게이트 바이어스가 인가될 수 있는 반도체장치를 제공하는데 있다.Accordingly, an object of the present invention is to solve the problems of the conventional method described above, and to provide a semiconductor device in which different back-gate biases can be applied to nMOS transistors and pMOS transistors formed on an SOI substrate.
본 발명의 다른 목적은 상기 반도체장치를 제조하는데 특히 적합한 반도체장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device which is particularly suitable for manufacturing the semiconductor device.
상기 목적을 달성하기 위하여 본 발명은, 제 1 도전형의 하부 반도체층 상에 매몰 절연층 및 상부 반도체층이 적층되어 이루어진 실리콘 온 인슐레이터 기판 상에 서로 분리되어 형성된 제 1 도전형의 모스 트랜지스터와 제 2 도전형의 모스 트랜지스터를 포함하는 반도체장치에 있어서, 상기 제 1 도전형 모스 트랜지스터에 대응되는 상기 하부 반도체총의 제 1 영역에 형성된 제 2 도전형의 웰을 구비함으로써, 상기 제 1 도전형의 모스 트랜지스터와 제 2 도전형의 모스 트랜지스터에 각각 다른 백-게이트 바이어스를 인가하는 것을 특징으로 하는 반도체장치를 제공한다.In order to achieve the above object, the present invention provides a MOS transistor of a first conductivity type formed separately from each other on a silicon on insulator substrate formed by stacking a buried insulating layer and an upper semiconductor layer on a lower semiconductor layer of a first conductivity type. A semiconductor device comprising a MOS transistor of a second conductivity type, comprising: a second conductivity type well formed in a first region of the lower semiconductor gun corresponding to the first conductivity type MOS transistor; Provided are a semiconductor device characterized by applying different back-gate biases to a MOS transistor and a MOS transistor of a second conductivity type, respectively.
본 발명의 장치의 바람직한 실시예에 의하면, 상기 제 2 도전형 웰의 소정부위 상에 형성된 콘택을 더 구비할 수 있다.According to a preferred embodiment of the device of the present invention, a contact formed on a predetermined portion of the second conductivity type well may be further provided.
또한, 상기 제 2 도전형 모스 트랜지스터에 대응되는 상기 하부 반도체층의 제 2 영역에 형성된 제 1 도전형의 웰을 더 구비할 수 있다. 이때, 상기 제 1 도전형 웰의 소정부위 상에 형성된 콘택을 더 구비할 수 있다.The semiconductor device may further include a first conductivity type well formed in a second region of the lower semiconductor layer corresponding to the second conductivity type MOS transistor. In this case, a contact formed on a predetermined portion of the first conductivity type well may be further provided.
상기 다른 목적을 달성하기 위하여 본 발명은, 제 1 도전형의 하부 반도체층 상에 매몰 절연층 및 상부 반도체층이 적층되어 이루어진 실리콘 온 인슐레이터 기판을 제작하는 단계; 상기 하부 반도체층의 제 1 영역에 제 2 도전형의 도판트를 이온주입하여 제 2 도전형의 웰을 형성하는 단계; 및 상기 제 2 도전형의 웰에 대응되는 상기 상부 반도체층의 제 1 영역상에 제 1 도전형의 모스 트랜지스터를 형성하고, 상기 제 2 도전형의 웰을 제외한 영역에 대응되는 상기 상부 반도체층의 제 2 영역 상에 제 2 도전형의 모스 트랜지스터를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.In order to achieve the above another object, the present invention provides a method for manufacturing a silicon on insulator substrate comprising a buried insulating layer and an upper semiconductor layer stacked on a lower semiconductor layer of a first conductivity type; Implanting a second conductivity type dopant into the first region of the lower semiconductor layer to form a second conductivity type well; And forming a MOS transistor of a first conductivity type on a first region of the upper semiconductor layer corresponding to the well of the second conductivity type, and forming a MOS transistor of the first conductivity type and corresponding to a region excluding the well of the second conductivity type. A method of manufacturing a semiconductor device, comprising forming a MOS transistor of a second conductivity type on a second region.
본 발명의 제조방법의 바람직한 실시예에 의하면, 상기 제 1 도전형 및 제 2 도전형의 모스 트랜지스터들을 형성하는 단계 전에, 상기 제 2 도전형 모스 트랜지스터에 대응되는 상기 하부 반도체층의 제 2 영역에 제 1 도전형의 도판트를 이온주입하여 제 1 도전형의 웰을 형성하는 단계를 더 구비할 수 있다.According to a preferred embodiment of the manufacturing method of the present invention, before forming the MOS transistors of the first conductivity type and the second conductivity type, in the second region of the lower semiconductor layer corresponding to the second conductivity type MOS transistor. The method may further include ion implanting a first conductivity type dopant to form a well of the first conductivity type.
또한, 상기 제 1 도전형 및 제 2 도전형 모스 트랜지스터들을 형성하는 단계 후, 상기 제 2 도전형 웰의 소정부위 상에 콘택을 형성하는 단계를 더 구비할 수 있다.The method may further include forming a contact on a predetermined portion of the second conductivity type well after forming the first conductivity type and the second conductivity type MOS transistors.
본 발명에 의하면, SOI 기판을 구성하는 상부 반도체층 상에 nMOS 트랜지스터가 형성된 경우는 n형 또는 p형의 단일 도전형의 하부 반도체층에 p웰을 형성하고, 상부 반도체층 상에 pMOS 트랜지스터가 형성된 경우는 하부 반도체층에 n웰을 형성함으로써, nMOS 트랜지스터와 pMOS 트랜지스터에 각각 다른 백-게이트 바이어스를 인가할 수 있다.According to the present invention, when the nMOS transistor is formed on the upper semiconductor layer constituting the SOI substrate, the p well is formed in the lower semiconductor layer of the n-type or p-type single conductivity type, and the pMOS transistor is formed on the upper semiconductor layer. In this case, by forming n wells in the lower semiconductor layer, different back-gate biases can be applied to the nMOS transistor and the pMOS transistor.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제 4A 도 내지 제 4D 도는 본 발명의 제 1 실시예에 의한, SOI 기판을 이용한 반도체장치의 제조방법을 설명하기 위한 단면도들로서, SOI 기판의 하부 반도체층에 n웰 및 p웰을 모두 형성하는 경우를 도시한다.4A to 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device using an SOI substrate according to a first embodiment of the present invention, wherein both n well and p well are formed in a lower semiconductor layer of an SOI substrate. Shows.
제 4A 도는 SOI 기판 및 소자분리 영역(16)을 형성하는 단계를 도시한다. 두 개의 반도체 웨이퍼를 접합시키는 접합 SOI 기판 기술에 의해 하부 반도체층(10), 매몰 절연층(12) 및 상부 반도체층(14)으로 이루어진 SOI 기판을 제작한다. 여기서, 상기 SOI 기판을 통상적인 ZMR(Zone-Melting and Recrystalliztion) 방법 또는 SIMOX(Seperation by IMplanted OXygen) 방법으로 제작할 수 있음은 물론이다. 상기 하부 반도체층(10)은 제 1 도전형, 예컨대 n형 또는 제 2 도전형, 예컨대 p형의 실리콘층으로 형성하는 것이 바람직하며, 매몰 절연층(12)은 약 0.4㎛ 이상의 두께를 갖는 산화층으로 형성하는 것이 바람직하다. 상부 반도체층은 약 0.1~0.3㎛ 정도의 두께를 갖는 실리콘층으로 형성하는 것이 바람직하다. 상기한 바와 같이 SOI 기판을 제작한 후, 상기 SOI 기판 상에 산화막 및 질화막(도시되지 않음)을 차례로 형성한다. 다음에, 리소그라피 공정을 이용하여 소자분리 영역이 형성될 부위를 개구하는 포토레지스트 패턴(도시되지 않음)을 상기 질화막 상에 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 질화막을 식각한 후, 포토레지스트 패턴을 제거한다. 다음에, 통상의 실리콘 부분산화(LOCal Oxidation of Silicon ; LOCOS) 방법에 의해 산화막을 소정두께로 성장시켜 소자분리 영역(16)을 형성함으로써 활성영역을 정의한다. 이어서, 상기 질화막 및 산화막을 모두 제거한다.4A illustrates the step of forming the SOI substrate and isolation region 16. An SOI substrate composed of the lower semiconductor layer 10, the buried insulating layer 12, and the upper semiconductor layer 14 is fabricated by a bonded SOI substrate technique for joining two semiconductor wafers. Here, the SOI substrate may be manufactured by a conventional zone-melting and recrystallization (ZMR) method or a separation by IMplanted OXygen (SIMOX) method. The lower semiconductor layer 10 may be formed of a silicon layer of a first conductivity type, for example, an n type or a second conductivity type, for example, a p type, and the buried insulating layer 12 may be an oxide layer having a thickness of about 0.4 μm or more. It is preferable to form. The upper semiconductor layer is preferably formed of a silicon layer having a thickness of about 0.1 to 0.3 μm. After fabricating the SOI substrate as described above, an oxide film and a nitride film (not shown) are sequentially formed on the SOI substrate. Next, a photoresist pattern (not shown) is formed on the nitride film to open a portion where the device isolation region is to be formed using a lithography process. Subsequently, after etching the nitride layer using the photoresist pattern as an etching mask, the photoresist pattern is removed. Next, the active region is defined by growing the oxide film to a predetermined thickness by the conventional LOCal Oxidation of Silicon (LOCOS) method to form the device isolation region 16. Subsequently, both the nitride film and the oxide film are removed.
제 4B 도는 n웰(20)을 형성하는 단계를 도시한다. 상기 소자분리 영역(16)이 형성된 결과물 상에 포토레지스트를 도포한 후, 이를 노광 및 현상하여 제 1 포토레지스트 패턴(17)을 형성함으로써 pMOS 트랜지스터에 대응되는 n웰이 형성될 영역만을 개구한다. 이어서, 상기 제 1 포토레지스트 패턴(17)을 이온주입 마스크로 사용하여 p형의 도판트, 예컨대 BF2이온을 주입함으로써 노출된 상부 반도체층(14) 내에 pMOS 트랜지스터의 문턱전압 조절영역(18)을 형성한다. 계속해서, n형 도판트, 예컨대 인(phosphorus) 이온을 노출된 하부 반도체층(10)의 소정깊이에 투사범위(Projection Range : 이하 R p라 한다)가 형성되도록 고에너지로 주입함으로써 n웰(20)을 형성한다.4B shows the step of forming the n well 20. After the photoresist is applied on the resultant device on which the device isolation region 16 is formed, the photoresist is exposed and developed to form the first photoresist pattern 17 so as to open only the region where the n well corresponding to the pMOS transistor is to be formed. Subsequently, the threshold voltage control region 18 of the pMOS transistor is implanted into the upper semiconductor layer 14 exposed by implanting a p-type dopant such as BF 2 ions using the first photoresist pattern 17 as an ion implantation mask. To form. Subsequently, n-well dopants such as phosphorus ions are implanted at high energy such that a projection range (hereinafter referred to as R p) is formed at a predetermined depth of the exposed lower semiconductor layer 10. 20).
제 4C 도는 p웰(24)을 형성하는 단계를 도시한다. 상기 제 1 포토레지스트 패턴(17)을 제거한 후, 다시 결과물 상에 포토레지스트를 도포, 노광 및 현상하여 제 2 포토레지스트 패턴(21)을 형성함으로써 nMOS 트랜지스터에 대응되는 p웰이 형성될 영역만을 개구한다. 이어서 상기 제 2 포토레지스트 패턴(21)을 이온주입 마스크로 사용하여 p형의 도판트, 예컨대 BF2이온을 주입함으로써 노출된 상부 반도체층(14) 내에 nMOS 트랜지스터의 문턱전압 조절영역(22)을 형성한다. 계속해서, p형 도판트, 예컨대 보론(boron) 이온을 노출된 하부 반도체층(10)의 소정깊이에 Rp가 형성되도록 고에너지로 주입함으로써 p웰(24)을 형성한다. 여기서, 상기 nMOS 트랜지스터와 pMOS 트랜지스터의 문턱전압 조절영역(22,18)을 모두 p형 도판트(본 실시예에서는 BF2이온을 사용함)로 형성하는 이유는, nMOS 트랜지스터와 pMOS 트랜지스터의 게이트전극으로서 n형의 도판트로 도핑된 다결정실리콘을 사용하기 때문이다.4C shows the step of forming the p well 24. After the first photoresist pattern 17 is removed, the second photoresist pattern 21 is formed by coating, exposing and developing the photoresist on the resultant again, so that only the region where the p well corresponding to the nMOS transistor is to be formed is opened. do. Subsequently, using the second photoresist pattern 21 as an ion implantation mask, the threshold voltage control region 22 of the nMOS transistor is formed in the exposed upper semiconductor layer 14 by implanting a p-type dopant, for example, BF 2 ions. Form. Subsequently, the p well 24 is formed by implanting a p-type dopant such as boron ions at high energy so that Rp is formed at a predetermined depth of the exposed lower semiconductor layer 10. Here, the reason why the threshold voltage regulating regions 22 and 18 of the nMOS transistor and the pMOS transistor are formed of a p-type dopant (in this embodiment, using BF 2 ions) is the gate electrode of the nMOS transistor and the pMOS transistor. This is because polycrystalline silicon doped with an n-type dopant is used.
제 4D 도는 nMOS 트랜지스터, pMOS 트랜지스터와 n웰 및 p웰 콘택을 형성하는 단계를 도시한다. 상기 제 2 포토레지스트 패턴(21)을 제거한 다음, 결과물 전면에 열산화 공정을 실시하여 게이트절연막(25)을 형성한다. 이어서, 상기 게이트절연막(25) 상에 n형 도판트, 예컨대 인이 다량으로 도핑된 다결정실리콘을 침적하고, 이를 리소그라피 공정을 이용하여 패터닝함으로써 게이트전극(26)을 형성한다. 이때, 상기 게이트절연막(25)도 패터닝될 수 있다. 다음에, 리소그라피 공정으로 상기 p웰(24)이 형성된 SOI 기판 영역을 개구한 후, 게이트전극(26)을 이온주입 마스트로 사용하여 n형 도판트, 예컨대 비소(arsenic) 이온을 주입함으로써 노출된 상부 반도체층(14) 내에 n+소오스/드레인(28)을 형성한다. 이에 따라, 상기 n+소오스/드레인(28) 및 게이트전극(26)으로 이루어진 nMOS 트랜지스터가 형성된다. 이어서, 리소그라피 공정으로 상기 n웰(20)이 형성된 SOI 기판 영역을 개구한 후, 게이트전극(26)을 이온주입 마스트로 상하여 p형 도판트, 예컨대 BF2이온을 주입함으로써 노출된 상부 반도체층(14) 내에 p+소오스/드레인(30)을 형성한다. 이에 따라, 상기 p+소오스/드레인(30) 및 게이트전극(26)으로 이루어진 pMOS 트랜지스터가 형성된다.4D illustrates forming n well and p well contacts with nMOS transistors, pMOS transistors. After removing the second photoresist pattern 21, a thermal oxidation process is performed on the entire surface of the resultant to form the gate insulating layer 25. Subsequently, a large amount of polysilicon doped with n-type dopants, such as phosphorus, is deposited on the gate insulating layer 25, and the gate electrode 26 is formed by patterning the polysilicon. In this case, the gate insulating layer 25 may also be patterned. Next, after opening the SOI substrate region on which the p well 24 is formed by a lithography process, the gate electrode 26 is used as an ion implantation mask to expose an n-type dopant such as arsenic ions. N + source / drain 28 is formed in the upper semiconductor layer 14. As a result, an nMOS transistor including the n + source / drain 28 and the gate electrode 26 is formed. Subsequently, after opening the SOI substrate region in which the n well 20 is formed by a lithography process, the upper semiconductor layer exposed by implanting a p-type dopant such as BF 2 ions onto the gate electrode 26 with an ion implantation mask ( 14) forms p + source / drain 30. As a result, a pMOS transistor including the p + source / drain 30 and the gate electrode 26 is formed.
다음에, 상기 n웰(20) 및 p웰(24)에 각각 대응되는 영역의 상부 반도체층(14)에 형성되어 있는 소자 분리 영역(16) 및 매몰 절연층(12)을 리소그라피 공정에 의해 선택적으로 식각하여, n웰(20)의 소정부위 및 p웰(24)의 소정부위를 각각 노출시키는 제 1 콘택홀(31)을 형성한다. 여기서, 상기 제 1 콘택홀(31)은 제 4D 도에 도시된 바와 같이 소자분리 영역(16)에 형성할 수도 있고, 활성영역의 가드링(guardring) 부위에 형성할 수도 있다. 이어서, 상기 제 1 콘택홀(31)이 형성된 결과물 상에 소정두께의 도전물질을 침적하고, 이를 리소그라피 공정으로 패터닝하여 비트라인(32)을 형성한다. 여기서, 참조부호 33은 콘택저항을 감소시키기 위한 불순물 영역을 나타내는 것으로, 상기 제 1 콘택홀(31)을 형성한 후 불순물을 이온주입하여 형설할 수도 있고, 상기 비트라인(32)으로부터 불순물을 확산시켜서 형성할 수도 있다. 다음에, 상기 비트라인(32)이 형성된 결과물 상에 절연물질, 예컨대 BPSG(BoroPhosphoSilicate Glass)를 소정두께로 도포하고 이를 리플로우(reflow) 시켜서 평탄화층(34)을 형성한다. 이어서, 리소그라피 공정으로 상기 평탄화층(34)을 선택적으로 식각하여 상기 비트라인(32)을 노출시키는 제 2 콘택홀(35)을 형성한 후, 상기 제 2 콘택홀(35)이 형성된 결과물 상에 소정두께의 금속물질을 침적하고, 이를 리소그라피 공정으로 패터닝함으로써 금속층(36)을 형성한다. 그 결과, 상기 금속층(36)이 제 2 콘택홀(35), 비트라인(32) 및 제 1 콘택홀(31)을 통해 n웰(20) 및 p웰(24)에 각각 접속되어, n웰 콘택 및 p웰 콘택이 형성된다.Next, the isolation region 16 and the buried insulating layer 12 formed in the upper semiconductor layer 14 of the regions corresponding to the n well 20 and the p well 24 are respectively selected by a lithography process. Etching to form a first contact hole 31 exposing a predetermined portion of the n well 20 and a predetermined portion of the p well 24, respectively. In this case, the first contact hole 31 may be formed in the isolation region 16 as shown in FIG. 4D or may be formed in a guardring portion of the active region. Subsequently, a conductive material having a predetermined thickness is deposited on the resultant product on which the first contact hole 31 is formed, and patterned by a lithography process to form a bit line 32. Here, reference numeral 33 denotes an impurity region for reducing contact resistance, and may be formed by implanting impurities after forming the first contact hole 31, and diffusing impurities from the bit line 32. It can also be formed by. Next, an insulating material, for example, BoroPhosphoSilicate Glass (BPSG), is applied to a predetermined thickness on the resulting bit line 32 and reflowed to form the planarization layer 34. Subsequently, after the lithography process, the planarization layer 34 is selectively etched to form a second contact hole 35 exposing the bit line 32. The second contact hole 35 is formed on the resultant. A metal layer 36 is formed by depositing a metal material having a predetermined thickness and patterning the same by using a lithography process. As a result, the metal layer 36 is connected to the n well 20 and the p well 24 through the second contact hole 35, the bit line 32 and the first contact hole 31, respectively. Contacts and p well contacts are formed.
상술한 본 발명의 일 실시예에 의하면, SOI 기판의 상부 반도체층 상의 nMOS 트랜지스터 및 pMOS 트랜지스터가 형성될 영역들에 대응되는 위치의 하부 반도체층에 p웰 및 n웰을 모두 형성하고, 상기 p웰 및 n웰에 각각 백-게이트 바이어스를 인가할 수 잇는 웰 콘택들을 형성한다. 따라서, 상기 n웰 및 p웰 콘택을 통해 pMOS 트랜지스터 및 nMOS 트랜지스터에 각각 다른 백-게이트 바이어스를 인가할 수 있다.According to one embodiment of the present invention, both the p well and the n well are formed in the lower semiconductor layer at a position corresponding to the regions where the nMOS transistor and the pMOS transistor on the upper semiconductor layer of the SOI substrate are to be formed, and the p well And well contacts that can apply a back-gate bias to the n well, respectively. Accordingly, different back-gate biases may be applied to the pMOS transistor and the nMOS transistor through the n well and p well contacts.
제 5 도는 본 발명의 제 2 실시예에 의한, SOI 기판을 이용한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.5 is a cross-sectional view for describing a method of manufacturing a semiconductor device using an SOI substrate according to a second embodiment of the present invention.
제 5 도를 참조하면, 상기 제 4A 도 내지 제 4D 도를 참조하여 설명한 방법에 의해 n웰(20), p웰(24), nMOS 트랜지스터 및 pMOS 트랜지스터를 형성한 다음, 결과물 전면에 절연물질, 예컨대 BPSG를 소정 두께로 도포하고 이를 리플로우시킴으로써 평탄화층(34)을 형성한다. 이어서, 리소그라피 공정으로 상기 n웰(20) 및 p웰(24)에 각각 대응되는 영역의 평탄화층(34), 소자분리 영역(16) 및 매몰 절연층(12)를 식각함으로써, n웰(20) 및 p웰(24)의 소정부위를 각각 노출시키는 콘택홀(37)들을 형성한다. 다음에, 상기 콘택홀(37)이 형성된 결과물 상에 금속물질을 소정두께로 침적하고 이를 리소그라피 공정으로 패터닝하여 상기 콘택홀(37)을 통해 n웰(20) 및 p웰(24)에 각각 접속되는 금속층(38)을 형성함으로써 n웰 콘택 및 p웰 콘택을 완성한다.Referring to FIG. 5, the n well 20, the p well 24, the nMOS transistor and the pMOS transistor are formed by the method described with reference to FIGS. 4A through 4D, and then an insulating material, For example, the planarization layer 34 is formed by applying BPSG to a predetermined thickness and reflowing it. Next, the n-well 20 is etched by etching the planarization layer 34, the device isolation region 16, and the buried insulating layer 12 in the regions corresponding to the n-well 20 and the p-well 24, respectively, by a lithography process. ) And contact holes 37 exposing a predetermined portion of the p well 24, respectively. Next, a metal material is deposited to a predetermined thickness on the resultant in which the contact hole 37 is formed and patterned by a lithography process, and then connected to the n well 20 and the p well 24 through the contact hole 37, respectively. The n well contact and the p well contact are completed by forming the metal layer 38 to be formed.
상술한 본 발명의 제 2 실시예에 의하면, 상기 제 1 실시예가 비트라인 및 금속층의 2단계 공정으로 웰 콘택을 형성한 반면, 금속층을 바로 n웰 및 p웰에 접속시키는 1단계 공정으로 웰 콘택을 형성할 수 있다.According to the second embodiment of the present invention described above, while the first embodiment forms a well contact in a two-step process of a bit line and a metal layer, the well contact is a one-step process of directly connecting a metal layer to an n well and a p well. Can be formed.
도시되지는 않았지만, 본 발명의 다른 실시예에 의하면 SOI 기판의 하부 반도체층이 p형으로 도핑된 경우, pMOS 트랜지스터에 대응되는 n웰만을 상기 하부 반도체층에 형성할 수 있다. 또한, 하부 반도체층이 n형으로 도핑된 경우, nMOS 트랜지스터에 대응되는 p웰만을 형성할 수 있음은 물론이다.Although not shown, according to another embodiment of the present invention, when the lower semiconductor layer of the SOI substrate is doped with p-type, only n wells corresponding to the pMOS transistors may be formed in the lower semiconductor layer. In addition, when the lower semiconductor layer is doped with n-type, only p wells corresponding to n-MOS transistors may be formed.
이상 상술한 바와 같이 본 발명에 의하면, SOI 기판을 구성하는 상부 반도체층 상에 nMOS 트랜지스터가 형성된 경우는 n형 또는 p형의 단일 도전형의 하부 반도체층에 p웰을 형성하고, 상부 반도체층상에 pMOS 트랜지스터가 형성된 경우는 하부 반도체층에 n웰을 형성함으로써, nMOS 트랜지스터와 pMOS 트랜지스터에 각각 다른 백-게이트 바이어스를 인가할 수 있다. 따라서, nMOS 트랜지스터와 pMOS 트랜지스터의 전기적 특성을 모두 향상시킬 수 있다.As described above, according to the present invention, when the nMOS transistor is formed on the upper semiconductor layer constituting the SOI substrate, p wells are formed in the lower semiconductor layer of the n-type or p-type single-conducting type, and on the upper semiconductor layer. When the pMOS transistor is formed, n wells are formed in the lower semiconductor layer, whereby different back-gate biases can be applied to the nMOS transistor and the pMOS transistor. Therefore, both electrical characteristics of the nMOS transistor and the pMOS transistor can be improved.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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