KR0155840B1 - Mosfet and their manufacture - Google Patents

Mosfet and their manufacture

Info

Publication number
KR0155840B1
KR0155840B1 KR1019950019038A KR19950019038A KR0155840B1 KR 0155840 B1 KR0155840 B1 KR 0155840B1 KR 1019950019038 A KR1019950019038 A KR 1019950019038A KR 19950019038 A KR19950019038 A KR 19950019038A KR 0155840 B1 KR0155840 B1 KR 0155840B1
Authority
KR
South Korea
Prior art keywords
conductive layer
layer
gate
channel conductive
insulating layer
Prior art date
Application number
KR1019950019038A
Other languages
Korean (ko)
Other versions
KR970004072A (en
Inventor
임병학
이종섭
홍애란
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950019038A priority Critical patent/KR0155840B1/en
Publication of KR970004072A publication Critical patent/KR970004072A/en
Application granted granted Critical
Publication of KR0155840B1 publication Critical patent/KR0155840B1/en

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/108Dynamic random access memory structures
    • H01L27/10844Multistep manufacturing methods
    • H01L27/10847Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells
    • H01L27/10873Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making the transistor
    • H01L27/10876Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making the transistor the transistor having a trench structure in the substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3215Doping the layers
    • H01L21/32155Doping polycristalline - or amorphous silicon layers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/108Dynamic random access memory structures
    • H01L27/10844Multistep manufacturing methods
    • H01L27/10847Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells
    • H01L27/10882Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making a data line
    • H01L27/10885Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making a data line with at least one step of making a bit line
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel

Abstract

모스(MOS) 트랜지스터 및 그 제조방법이 기재되어 있다. 이는, 반도체기판, 상기 반도체기판 상에 형성된 매몰절연층, 상기 매몰절연층상에 형성된 비트라인, 상기 비트라인 상에 형성되고 그 내부에 콘택홀이 형성되어 있는 절연층, 상기 콘택홀의 내부 및 상기 절연층의 상부 일부 영역까지 신장되어 형성된 트랜지스터의 채널 도전층, 상기 채널 도전층 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 상기 비트라인과 수직한 방향으로 형성된 게이트 도전층을 구비한다.A MOS transistor and a manufacturing method thereof are described. This includes a semiconductor substrate, a buried insulating layer formed on the semiconductor substrate, a bit line formed on the buried insulating layer, an insulating layer formed on the bit line and having a contact hole formed therein, inside and inside the contact hole. And a channel conductive layer of the transistor formed to extend to an upper portion of the layer, a gate insulating layer formed on the channel conductive layer, and a gate conductive layer formed in a direction perpendicular to the bit line on the gate insulating layer.
따라서, 문턱전압의 변화량이 감소하게 되며, 공정의 단순화가 가능하다.Therefore, the amount of change in the threshold voltage is reduced, and the process can be simplified.

Description

모스(MOS) 트랜지스터 및 그 제조방법MOS transistor and its manufacturing method
제 1 도는 종래 일반적인 MOS 트랜지스터를 도시한 단면도.1 is a cross-sectional view showing a conventional general MOS transistor.
제 2 도는 종래의 SOI 구조로 형성된 MOS 트랜지스터를 도시한 단면도.2 is a cross-sectional view showing a MOS transistor formed of a conventional SOI structure.
제 3 도는 본 발명의 일 실시예에 따른 MOS 트랜지스터를 도시한 단면도.3 is a cross-sectional view illustrating a MOS transistor according to an embodiment of the present invention.
제 4a 도 내지 제 4g 도는 본 발명의 일 실시예에 따른 MOS 트랜지스터를 제조하는 방법을 설명하기 위한 공정 순서도4A through 4G are flowcharts illustrating a method of manufacturing a MOS transistor according to an embodiment of the present invention.
본 발명은 모스(MOS) 트랜지스터 및 그 제조방법에 관한 것으로, 특히 실리콘 온 인슐레이터(Silicon On Insulator, 이하 SOI라 한다.) 구조의 모스 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor and a method of manufacturing the same, and more particularly, to a MOS transistor having a structure of a silicon on insulator (hereinafter referred to as SOI) and a method of manufacturing the same.
일반적으로 반도체 메모리 소자의 셀 트랜지스터는 모스(이하 MOS라 한다) 트랜지스터로 형성되며, 이는 반도체기판에 기판과 반대의 도전형 불순물을 이온주입하여 형성된 소오스, 드레인과, 상기 소오스와 드레인 사이에 형성되는 채널 및 상기 기판 상에 게이트절연막을 개재하여 형성된 게이트로 이루어진다.In general, a cell transistor of a semiconductor memory device is formed of a MOS (hereinafter, referred to as a MOS) transistor, which is formed between a source and a drain formed by ion implantation of a conductive impurity opposite to a substrate on a semiconductor substrate, and is formed between the source and the drain. A gate and a gate are formed on the substrate via a gate insulating film.
제 1 도는 종래 일반적인 MOS 트랜지스터를 도시한 단면도로서, 도면부호 1은 반도체 기판을, 3은 게이트 산화막을, 5는 게이트 도전층을, 7 및 9 는 소오스 및 드레인을 각각 나타낸다.1 is a cross-sectional view showing a conventional general MOS transistor, wherein reference numeral 1 denotes a semiconductor substrate, 3 denotes a gate oxide film, 5 denotes a gate conductive layer, and 7 and 9 denote source and drain, respectively.
상기 종래의 일반적인 MOS 트랜지스터를 이용하여 반도체 메모리 장치의 셀 트랜지스터를 형성할 경우 고집적화에 따라 다음의 문제점들이 발생하게 된다.When the cell transistor of the semiconductor memory device is formed using the conventional MOS transistor, the following problems occur due to high integration.
첫째, 소자와 소자의 분리를 위한 소자분리영역이 필요하므로 고집적화를 위한 칩 사이즈의 축소 측면에서 불리하다. 둘째, 전류 구동성을 증가시키기 위해 채널 폭을 감소시키다 보면 필드 산화막 가장자리에서의 고전계(High electrin field)에 기인된 핫 캐리어 효과(hot carrier effect)의 증가로 트랜지스터의 신뢰성이 감소된다.First, since a device isolation region is required for device and device isolation, it is disadvantageous in terms of chip size reduction for high integration. Second, decreasing the channel width to increase the current driveability decreases the transistor reliability due to an increase in the hot carrier effect due to the high electrin field at the edge of the field oxide layer.
셋째, 기판의 비교적 넓은 영역에 공핍영역이 형성되므로 많은 전하들이 문턱전압에 영향을 주게 되므로 서브-스레쉬홀드 스윙(subthreshold swing)이 크다.Third, since the depletion region is formed in a relatively large region of the substrate, a large number of charges affect the threshold voltage, so that the sub-threshold swing is large.
넷째, 상기 MOS 트랜지스터를 CMOS에 적용할 경우 기생 접합 트랜지스터의 동작에 의한 래치-업이 발생되어 소자의 신뢰성에 악영향을 미친다.Fourth, when the MOS transistor is applied to CMOS, latch-up occurs due to the operation of the parasitic junction transistor, which adversely affects the reliability of the device.
따라서, 최근에는 칩 크기를 감소시킬 수있고, 래치-업(latch-up) 등의 기생효과를 없애는 효과가 있는 SOI 구조의 MOS 트랜지스터에 대한 연구가 많이 진행되고 있다. SOI 기술은 반도체기판상에 형성되는 반도체 소자들을 보다 효과적으로 상호 분리하기 위한 기술로서, 실리콘기판 위에 매몰산화막(buride oxide)을 형성한 후, 이 매몰산화막 상에 부분적으로 상위 실리콘층을 형성하고, 이어서 이 상위 실리콘층에 반도체 소자를 형성하는 기술이다.Therefore, in recent years, many researches have been conducted on MOS transistors having an SOI structure capable of reducing chip size and eliminating parasitic effects such as latch-up. SOI technology is a technology for more effectively separating the semiconductor devices formed on the semiconductor substrate, forming a buried oxide on the silicon substrate, and then partially forming the upper silicon layer on the buried oxide film, and then It is a technique of forming a semiconductor element in this upper silicon layer.
제 2 도는 종래의 SOI 구조로 형성된 MOS 트랜지스터를 도시한 단면도로서, 도면부호 11은 반도체 기판을, 13은 매몰절연층을, 15는 실리콘층을, 17은 게이트절연막을, 19는 게이트도전층을, 21 및 23은 소오스 및 드레인을 각각 나타낸다.2 is a cross-sectional view showing a MOS transistor formed of a conventional SOI structure, in which reference numeral 11 denotes a semiconductor substrate, 13 denotes a buried insulating layer, 15 denotes a silicon layer, 17 denotes a gate insulating layer, and 19 denotes a gate conductive layer. , 21 and 23 represent the source and the drain, respectively.
상기 SOI 구조에 의한 MOS 트랜지스터는 매몰절연층(13) 상에 적층되어 있는 실리콘층에 형성되어 있고, 게이트도전층(19)의 하부에 있는 실리콘층은 채널영역이 되고, 이 채널영역의 좌, 우에 있는 실리콘층은 소오스 및 드레인(21 및 23)이 된다.The MOS transistor having the SOI structure is formed in a silicon layer stacked on the buried insulating layer 13, and the silicon layer under the gate conductive layer 19 becomes a channel region. The silicon layer at the right becomes the source and drain 21 and 23.
상기 SOI 구조는 접합분리(Junction Isolation) 기술로 형성된 반도체 소자에 비해 빛에 강하고 높은 공급전압에 강한 특성을 나타낸다. 또한 일반적으로, 벌크 실리콘 상에 형성된 반도체 소자보다 SOI 상에 형성된 반도체 소자가 결과적으로 요구하는 공정수가 작으며, IC 칩 내에 형성된 반도체 소자들 간에 나타나는 용량성 결합(capacitive Coupling)이 줄어드는 잇점이 있다. 또한 박막의 SOI 소자는 서브-스레쉬홀드 스윙(subthreshold swing)의 향상, 높은 전하의 이동도(mogility), 및 핫-캐리어 효과(hot-carrier effect)의 감소 등 기존의 벌크 소자에 비해 월등한 특성을 갖는다.The SOI structure is stronger in light and stronger in supply voltage than a semiconductor device formed by junction isolation technology. Also, in general, the number of processes required by the semiconductor device formed on the SOI is smaller than the semiconductor device formed on the bulk silicon, and the capacitive coupling between semiconductor devices formed in the IC chip is reduced. Thin-film SOI devices also outperform conventional bulk devices by improving sub-threshold swings, high charge mobility, and reduced hot-carrier effects. Has characteristics.
그러나, 상기 종래의 일반적인 SOI 구조의 MOS 트랜지스터로 고집적화된 메모리 장치의 셀 트랜지스터를 형성하는 데에도 한계가 발생한다. 1기가비트 이상 집적도가 증가함에 따른 칩 사이즈의 감소에 의해 발생되는 문제점, 특히 짧은 채널 효과(short channel effect)에 의해 발생되는 트랜지스터 문턱전압의 불안정, 등을 해결할 수 없다.However, there is a limit in forming a cell transistor of a memory device highly integrated with the MOS transistor of the conventional general SOI structure. Problems caused by a decrease in chip size due to an increase in integration density of 1 gigabit or more, in particular, instability of a transistor threshold voltage caused by a short channel effect cannot be solved.
따라서, 본 발명의 목적은 상기 종래의 문제점을 해결할 수 있는 SOI 구조의 MOS 트랜지스터를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a MOS transistor with an SOI structure that can solve the above problems.
본 발명의 다른 목적은 상기 SOI 구조의 MOS 트랜지스터를 제조하는데 적합한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method suitable for manufacturing the MOS transistor of the SOI structure.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판; 상기 반도체기판 상에 형성된 매몰절연층; 상기 매몰절연층 상에 형성된 비트라인; 상기 비트라인 상에 형성되고 그 내부에 콘택홀이 형성되어 있는 절연층; 상기 콘택홀의 내부 및 상기 절연층의 상부 일부영역까지 신장되어 형성된 트랜지스터의 채널 도전층; 상기 채널 도전층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 비트라인과 수직한 방향으로 형성된 게이트 도전층을 구비하는 것을 특징으로 하는 셀 트랜지스터를 제공한다.The present invention to achieve the above object, a semiconductor substrate; A buried insulating layer formed on the semiconductor substrate; A bit line formed on the buried insulating layer; An insulating layer formed on the bit line and having a contact hole formed therein; A channel conductive layer of the transistor formed inside the contact hole and extending to an upper partial region of the insulating layer; A gate insulating film formed on the channel conductive layer; A cell transistor is provided on the gate insulating layer, the gate conductive layer being formed in a direction perpendicular to the bit line.
본 발명의 바람직한 실시예에 의하면, 절연층 내부에 형성된 상기 콘택홀은 원통형으로 형성되고, 상기 채널 도전층은 인접하는 트랜지스터의 채널 도전층과 일정거리 이격되도록 패터닝되어 상기 인접하는 트랜지스터와 전기적으로 절연된다.According to a preferred embodiment of the present invention, the contact hole formed inside the insulating layer is formed in a cylindrical shape, and the channel conductive layer is patterned to be spaced apart from the channel conductive layer of the adjacent transistors by a predetermined distance to electrically insulate the adjacent transistors. do.
상기 비트라인은 서로 다른 유전율을 갖는 두 층으로 형성되고, 그 상부층의 유전율이 크며, 다결정실리콘으로 형성된 상부층과 텅스텐실리사이드로 형성된 하부층의 이중층 구조를 가질 수 있다.The bit line may be formed of two layers having different dielectric constants, and the dielectric constant of the upper layer may be large, and may have a double layer structure of an upper layer formed of polycrystalline silicon and a lower layer formed of tungsten silicide.
상기 채널 도전층은 다결정실리콘으로 형성되며, 에피택셜 성장법을 이용하여 형성된 것이거나, MBE(Molecular Beam Epitaxial) 방법으로 형성된 것이 바람직하다.The channel conductive layer may be formed of polysilicon, and may be formed using epitaxial growth or MBE (Molecular Beam Epitaxial).
한편, 본 발명에 따른 셀 트랜지스터는 상기 채널 도전층 및 게이트 도전층의 경계 가장자리에서 발생되는 전기장을 감소시키기 위해 상기 채널 도전층 및 게이트 전극 상에 산화막이 형성되어 있을 수 있으며, 이때 상기 산화막은 50Å∼100Å의 두께로 형성된다. 또한, 본 발명에 따른 셀 트랜지스터는 상기 채널 도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널 도전층의 일측과 접촉되도록 형성된 스토리지 전극을 더 구비하거나, 상기 채널 도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널 도전층의 양측과 접촉되도록 형성된 스토리지 전극을 더 구비할 수 있다.Meanwhile, in the cell transistor according to the present invention, an oxide film may be formed on the channel conductive layer and the gate electrode to reduce an electric field generated at the boundary edge of the channel conductive layer and the gate conductive layer, wherein the oxide film is 50 kV. It is formed to a thickness of ˜100 mm 3. In addition, the cell transistor according to the present invention may further include a storage electrode formed to contact one side of the upper channel conductive layer of the insulating layer through the planarization layer on the channel conductive layer, or the planarization layer on the channel conductive layer. The display device may further include a storage electrode formed to contact both sides of the insulating layer upper channel conductive layer.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 매몰절연층을 형성하는 단계; 상기 매몰절연층 상에 비트라인을 형성하는 단계; 상기 비트라인 상에 절연층을 형성하는 단계; 상기 절연층에 상기 비트라인의 일부를 노출시키는 콘택홀을 형성하는 단계; 콘택홀이 형성된 상기 결과물 상에 채널 도전층을 형성하는 단계; 상기 채널 도전층 상에 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 게이트 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 셀 트랜지스터 제조방법을 제공한다.In order to achieve the above another object, the present invention, forming a buried insulating layer on a semiconductor substrate; Forming a bit line on the buried insulating layer; Forming an insulating layer on the bit line; Forming a contact hole in the insulating layer to expose a portion of the bit line; Forming a channel conductive layer on the resultant in which contact holes are formed; Forming a gate oxide film on the channel conductive layer; And forming a gate conductive layer on the gate oxide film.
바람직한 실시예에 의하면, 상기 게이트 도전층을 형성하는 단계후, 게이트 도전층이 형성된 상기 결과물 상에 절연물을 증착하여 평탄화층을 형성하는 단계;According to a preferred embodiment, after the step of forming the gate conductive layer, forming a planarization layer by depositing an insulator on the resultant formed gate conductive layer;
상기 평탄화층 내에 상기 채널 도전층의 일부를 노출시키는 콘택홀을 형성하는 단계; 및Forming a contact hole in the planarization layer to expose a portion of the channel conductive layer; And
상기 결과물 상에 도전물을 증착하여 스토리지 전극을 형성하는 단계를 더 구비할 수있다.The method may further include forming a storage electrode by depositing a conductive material on the resultant.
또한 상기 콘택홀은 원통형으로 형성하며, 상기 게이트 도전층은 원통형으로 형성된 상기 채널 도전층의 상부를 채우도록 형성하는 것이 바람직하다.The contact hole may be formed in a cylindrical shape, and the gate conductive layer may be formed to fill an upper portion of the channel conductive layer formed in a cylindrical shape.
본 발명에 의하면, 문턱전압을 제어하는 공핍영역이 감소하기 때문에 문턱전압의 변화량이 감소하게 되며, 개개의 소자가 절연되도록 패터닝되어 소자간의 분리를 위한 사진식각 공정을 필요로하지 않으므로 공정의 단순화가 가능하다.According to the present invention, since the depletion region for controlling the threshold voltage is reduced, the amount of change in the threshold voltage is reduced, and since the individual elements are patterned so as to be insulated, the process does not require a photolithography process for separation between the elements. It is possible.
이하, 첨부한 도면을 참고하여 본 발명의 일 실시예를 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
제 3 도는 본 발명의 일 실시예에 따른 SOI 구조의 MOS 트랜지스터를 도시한 단면도이다.3 is a cross-sectional view illustrating a MOS transistor having an SOI structure according to an embodiment of the present invention.
도면부호 50은 반도체 기판을, 52는 매몰절연층을, 54는 비트라인을, 56은 절연층을, 58은 채널 도전층을, 60은 게이트 절연막을, 62는 게이트 도전층을, 64는 평탄화층을, 66은 스토리지전극을 각각 나타낸다.Reference numeral 50 is a semiconductor substrate, 52 is a buried insulating layer, 54 is a bit line, 56 is an insulating layer, 58 is a channel conductive layer, 60 is a gate insulating layer, 62 is a gate conductive layer, 64 is a planarization And 66 denote storage electrodes.
여기에서, 상기 절연층(56)내에 형성된 콘택홀을 통해 상기 채널도전층(58)과 상기 비트라인(54)이 접속된다. 따라서, 상기 콘택홀 저변에서 상기 비트라인(54)과 인접하는 부분의 상기 채널도전층(58)이 트랜지스터의 드레인이 된다. 또한, 절연층(56) 상부에 형성된 상기 채널도전층(58)이 접속되는상기 채널도전층(66)이 트랜지스터의 소오스가 된다.Here, the channel conductive layer 58 and the bit line 54 are connected through a contact hole formed in the insulating layer 56. Therefore, the channel conductive layer 58 in the portion adjacent to the bit line 54 at the bottom of the contact hole becomes the drain of the transistor. In addition, the channel conductive layer 66 to which the channel conductive layer 58 formed on the insulating layer 56 is connected becomes a source of the transistor.
한편, 전류의 흐름을 보다 원활하게 하고 게이트 산화막 형성시 그 두께를 균일하게 형성할 수 있도록 상기 절연층(56) 내에 형성된 콘택홀을 원통형으로 형성할 수 있다.On the other hand, the contact hole formed in the insulating layer 56 may be formed in a cylindrical shape so that the current flows more smoothly and the thickness of the gate oxide film is uniformly formed.
상기 채널 도전층(58)은 인접하는 트랜지스터와 전기적으로 절연되도록 패터닝하는 것이 바람직하며, 다결정실리콘으로 형성될 수 있다. 또한 상기 채널 도전층(58)은 에피택셜 성장법을 이용하여 형성되거나, MBE(Moleculer Beam Epitaxial) 방법으로 형성될 수 있다.The channel conductive layer 58 is preferably patterned to be electrically insulated from adjacent transistors, and may be formed of polycrystalline silicon. In addition, the channel conductive layer 58 may be formed using an epitaxial growth method or may be formed by a MBE (Moleculer Beam Epitaxial) method.
상기 비트라인(54)은 서로 두 도전츠응로 형성될 수 있으며, 다결정실리콘으로 형성된 상부층과 텅스텐실리사이드로 형성된 하부층의 이중층 구조를 가질 수 있다.The bit line 54 may be formed of two conductive layers, and may have a double layer structure of an upper layer formed of polycrystalline silicon and a lower layer formed of tungsten silicide.
한편, 상기 채널 도전층(58) 및 게이트 도전층(62)의 경계 자리에서 발생되는 전기장을 감소시키기 위해 상기 채널 도전층 및 게이트 전극 상에 산화막이 형성될 수 있으며, 상기 산화막은 50Å∼100Å의 두께로 형성된 것이 바람직하다.On the other hand, an oxide film may be formed on the channel conductive layer and the gate electrode to reduce the electric field generated at the boundary between the channel conductive layer 58 and the gate conductive layer 62, the oxide film is 50 ~ 100Å It is preferable that it is formed in thickness.
제 4a 도 내지 제 4g 도는 본 발명의 일실시예에 따른 SOI 구조의 MOS 트랜지스터를 제조하는 방법을 설명하기 위한 공정순서도이다.4A through 4G are flowcharts illustrating a method of manufacturing a MOS transistor having an SOI structure according to an embodiment of the present invention.
제 4a 도는 매몰절연층(52)을 형성하는 단계를 도시한 단면도로서, 반도체기판(50) 상에 절연물, 예컨대 산화물을 통상의 열산화공정 또는 CVD 방법을 이용하여 매몰절연층(52)을 형성한다.4A is a cross-sectional view showing the step of forming the buried insulating layer 52, wherein the buried insulating layer 52 is formed on the semiconductor substrate 50 using a conventional thermal oxidation process or a CVD method. do.
제 4b 도는 비트라인(54) 및 절연층(56)을 형성하는 단계를 도시한 단면도로서, 상기 매몰절연층(52) 상에 도전물, 예컨대 다결정실리콘을 증착한 다음 패터닝하여 비트라인(54)을 형성한다. 이어서, 상기 비트라인(54)상에, 절연물 예컨대 질화물을 증착하여 절연층(56)을 형성한다.FIG. 4B is a cross-sectional view illustrating the formation of the bit line 54 and the insulating layer 56. A conductive material such as polysilicon is deposited on the buried insulating layer 52, and then patterned to form the bit line 54. FIG. To form. Subsequently, an insulating material, for example, nitride, is deposited on the bit line 54 to form the insulating layer 56.
여기에서, 상기 비트라인(54)은 서로 다른 두 도전층, 예컨대 다결정실리콘으로 형성된 상부층과 텅스텐실리사이드로 형성된 하부층의 이중층 구조로 형성할 수 있다.Here, the bit line 54 may be formed in a double layer structure of two different conductive layers, for example, an upper layer formed of polycrystalline silicon and a lower layer formed of tungsten silicide.
제 4C 도는 절연층(56)을 패터닝하여 콘택홀(h)을 형성하는 단계를 도시한 단면도로서, 상기 절연층(56)상에 포토레지스트를 도포한 다음, 패터닝하여 제1 포토레지스트 패턴(57)을 형성하고, 상기 제1 포토레지스트 패턴(57)을 식각 마스크로사용하여 상기 절연층(56)을 식각함으로써 상기 비트라인(54)의 일부를 노출시키는 콘택홀(h)을 형성한다.4C is a cross-sectional view illustrating the step of forming the contact hole h by patterning the insulating layer 56. The photoresist is applied on the insulating layer 56, and then patterned to form the first photoresist pattern 57. FIG. ) And forming a contact hole h exposing a portion of the bit line 54 by etching the insulating layer 56 using the first photoresist pattern 57 as an etching mask.
이때, 전류의 흐름을 보다 원활하게 하고 게이트 산화막 형성시 그 두께를 균일하게 형성할 수 있도록 상기 콘택홀(h)을 원통형으로 형성할 수 있다.In this case, the contact hole h may be formed in a cylindrical shape so that the current flows more smoothly and the thickness of the gate oxide film is uniformly formed.
여기에서, 이후 형성될 채널도전층과의 오믹콘택을 형성하기 위해 즉, 접촉저항을 감소시키기 위해 상기 콘택홀(h)에 의해 노출된 상기 비트라인(54)에 불순물, 예컨대 비소(As) 등의 n형의불순물을 이온주입하거나, 포클(POCl3)을 침적하여 상기 비트라인의 도전성을 증가시킬 수 있다. 한편, 상기 비트라인(54) 상에 고농도로 도우프된 다결정실리콘층을 화학기상증착방법을 이용하여 형성하거나 에피택셜층을 형성할 수도 있다.Here, impurities, such as arsenic (As) or the like, are formed in the bit line 54 exposed by the contact hole h to form an ohmic contact with a channel conductive layer to be formed later, that is, to reduce contact resistance. An ion of n-type impurity may be ion-implanted, or a fockle (POCl 3 ) may be deposited to increase conductivity of the bit line. Meanwhile, a highly doped polysilicon layer may be formed on the bit line 54 using a chemical vapor deposition method, or an epitaxial layer may be formed.
제 4d 도는 채널도전층(58)을 형성하는 단계를 도시한 단면도로서, 콘택홀이 상기 제1 포토레지스트 패턴(57)을 제거한 다음, 상기 콘택홀 내부 및 상기 절연층(56)상에 도전물, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 채널도전층(58)을 형성한다. 이어서, 상기 채널도전층(58)상에 포토레지스트를 도포한 다음, 패터닝하여 제2 포토레지스트 패턴(59)을 형성한다.FIG. 4D is a cross-sectional view illustrating the formation of the channel conductive layer 58, wherein a contact hole removes the first photoresist pattern 57, and then a conductive material is formed in the contact hole and on the insulating layer 56. For example, the channel conductive layer 58 is formed by depositing polysilicon doped with impurities. Subsequently, a photoresist is applied on the channel conductive layer 58 and then patterned to form a second photoresist pattern 59.
여기에서, 상기 채널 도전층(58)은 CVD 방법을 이용하거나, MBE 방법을 이용하여 n형 또는 p형 불순물로 도우프된 다결정실리콘으로 형성할 수 있다. 또한 상기 채널도전층(58)은 n형의 불순물이 도우프된 에패택셜층으로 형성할 수도 있다.Here, the channel conductive layer 58 may be formed of polycrystalline silicon doped with n-type or p-type impurities using the CVD method or the MBE method. In addition, the channel conductive layer 58 may be formed as an epitaxial layer doped with n-type impurities.
상기 채널도전층(58)과 상기 비트라인(54)은 상기 콘택홀(h)을 통해 접속되며, 상기 콘택홀 저변에서 상기 비트라인(54)과 인접하는 상기 채널도전층(58)이 트랜지스터의 드레인이 된다. 또한, 상기 제2 절연층(56) 상부에 형성된 상기 채널도전층(58)이 트랜지스터의 소오스가 되어 커패시터의 스토리지 전극과 접속된다.The channel conductive layer 58 and the bit line 54 are connected through the contact hole h, and the channel conductive layer 58 adjacent to the bit line 54 at the bottom of the contact hole is connected to the transistor. It becomes a drain. In addition, the channel conductive layer 58 formed on the second insulating layer 56 becomes a source of the transistor and is connected to the storage electrode of the capacitor.
제 4e 도는 채널 도전층(58)을 패터닝하고 게이트 절연막(60)을 형성하는 단계를 도시한 단면도로서, 상기 제2 포토레지스트 패턴(59)을 식각마스크로 사용하여 식각한 다음, 상기 채널도전층(58) 상에 통상의 열산화공정을 이용하여 게이트 절연먁(60)을 형성한다.FIG. 4E is a cross-sectional view illustrating the step of patterning the channel conductive layer 58 and forming the gate insulating layer 60. The channel conductive layer is etched using the second photoresist pattern 59 as an etch mask. The gate insulator 60 60 is formed on the 58 by using a conventional thermal oxidation process.
여기에서 상기 채널 도전층(58)은 상기 절연층(56) 상부의 일부에만 형성되도록 패터닝되어 인접하는 트랜지스터의 채널도전층(도시되지 않음)과 전기적으로 절연된다.Here, the channel conductive layer 58 is patterned to be formed only on a portion of the insulating layer 56 and electrically insulated from the channel conductive layer (not shown) of adjacent transistors.
제 4f 도는 게이트 도전층(62)을 형성하는 단계를 도시한 단면도로서, 채널도전층(58)이 형성된 상기 결과물 상에, 예컨대 다결정실리콘을 증착한 다음, 패터닝하여 게이트 도전층(62)을 형성한다.4F is a cross-sectional view showing the formation of the gate conductive layer 62, in which, for example, polycrystalline silicon is deposited on the resultant on which the channel conductive layer 58 is formed, and then patterned to form the gate conductive layer 62. FIG. do.
여기에서, 상기 게이트 도전층(62)은 상기 콘택홀에 의해 오목하게 형성된 부위를 매몰할 수 있으며, 상기 채널도전층(58) 상에 일정한 두께를 갖도록 오모갛ㄴ 형태로 형성할 수 도 있다.Here, the gate conductive layer 62 may be buried in the recessed portion formed by the contact hole, it may be formed in the form of a square so as to have a predetermined thickness on the channel conductive layer (58).
한편, 필요에 따라서 상기 채널 도전층(58)과 상기 게이트 도전층(62)의 가장자리에서 소자의 동작시 발생하게 될 전기장을 감소시키기 위해 게이트 도전층이 형성된 상기 결과물 상에 산화막을 50Å∼100Å의 두께로 형성할 수 있다.On the other hand, if necessary, an oxide film is formed on the resultant in which the gate conductive layer is formed to reduce the electric field generated at the edges of the channel conductive layer 58 and the gate conductive layer 62. It can be formed in thickness.
제 4g 도는 커패시터의 스토리지 전극(66)을 형성하는 단계를 도시한 단면도로서, 게이트 도전층(62)이 형성된 상기 결과물 상에 절연물, 예컨대 BPSG를 도포하여 상기 결과물의 표면을 평탄화시키는 평탄화층(64)을 형성한 다음, 트랜지스터의 소오스에 해당하는 상기 채널도전층(58)의 일부를 노출시키도록 상기 평탄화층(64)을 식각한다. 이어서, 상기 평탄화층(64) 상에 도전물, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 상기 채널도전층(58)과 접속되는 스토리지 전극(66)을 형성한다.4G is a cross-sectional view illustrating a step of forming a storage electrode 66 of a capacitor, wherein the planarization layer 64 applies an insulator, for example, BPSG, to planarize the surface of the resultant by applying an insulator, for example, BPSG, on the resultant having the gate conductive layer 62 formed thereon. ), And then the planarization layer 64 is etched to expose a portion of the channel conductive layer 58 corresponding to the source of the transistor. Subsequently, a polysilicon doped with a conductive material such as impurities is deposited on the planarization layer 64 to form a storage electrode 66 connected to the channel conductive layer 58.
여기에서, 상기 채널도전층(58) 중에서 상기 스토리지 전극(66)과 접속되는 부분이 트랜지스터의 소오스에 해당되며, 스토리지 전극과 소오스가 게이트 도전층을 중심으로 좌측 및 우측의 두 부분에서 접촉되므로 전류 능력이종래에 비해 커진다.Here, a portion of the channel conductive layer 58 connected to the storage electrode 66 corresponds to a source of a transistor, and the storage electrode and the source are in contact with two portions on the left and right sides of the gate conductive layer, so that the current Ability is bigger than conventional.
한편, 상기 스토리지전극(66)은 상기 채널도전층(58)의 한 부분, 예컨대 게이트 도전층을 중심으로 좌측에 형성되어 있는 채널도전층과 접속될 수도 있다.The storage electrode 66 may be connected to a channel conductive layer formed on a left side of a portion of the channel conductive layer 58, for example, a gate conductive layer.
본 발명에 의하면, 문턱전압을 제어하는 공핍영역이 감소하기 때문에 문턱전압의 변화량이 감소하게 되며, 개개의 소자가 절연되도록 패터닝되어 소자간의 분리를 위한 사진식각 공정을 필요로 하지 않으므로 공정의 단순화가 가능하다.According to the present invention, since the depletion region controlling the threshold voltage is reduced, the amount of change in the threshold voltage is reduced, and since the individual elements are patterned so as to be insulated, the process does not require a photolithography process for separation between the elements. It is possible.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea to which the present invention pertains.

Claims (16)

  1. 반도체기판; 상기 반도체기판 상에 형성된 매몰절연층; 상기 매몰절연층 상에 형성된 비트라인; 상기 비트라인 상에 형성되고 그 내부에 콘택홀이 형성되어 있는 절연층; 상기 콘택홀의 내부 및 상기 절연층의 상부 일부 영역까지 신장되어 형성된 트랜지스터의 채널 도전층; 상기 채널 도전층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 비트라인과 수직한 방향으로 형성된 게이트 도전층을 구비하는 것을 특징으로 하는 셀 트랜지스터.Semiconductor substrates; A buried insulating layer formed on the semiconductor substrate; A bit line formed on the buried insulating layer; An insulating layer formed on the bit line and having a contact hole formed therein; A channel conductive layer of the transistor formed inside the contact hole and extending to an upper portion of the insulating layer; A gate insulating film formed on the channel conductive layer; And a gate conductive layer formed on the gate insulating layer in a direction perpendicular to the bit line.
  2. 제1항에 있어서, 상기 절연층 내부에 형성된 상기 콘택홀은 원통형인 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 1, wherein the contact hole formed in the insulating layer is cylindrical.
  3. 제1항에 있어서, 상기 채널 도전층은 인접하는 트랜지스터의 채널 도전층과 일정거리 이격되도록 패터닝되어 상기 인접하는 트랜지스터와 전기적으로 절연되는 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 1, wherein the channel conductive layer is patterned to be spaced apart from the channel conductive layer of an adjacent transistor by a predetermined distance and electrically insulated from the adjacent transistor.
  4. 제1항에 있어서, 상기 비트라인은 서로 다른 두 도전층으로 형성된 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 1, wherein the bit line is formed of two different conductive layers.
  5. 제4항에 있어서, 상기 비트라인은 다결정실리콘으로 형성된 상부층과 텅스텐실리사이드로 형성된 하부층의 이중층 구조를 갖는 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 4, wherein the bit line has a double layer structure of an upper layer formed of polycrystalline silicon and a lower layer formed of tungsten silicide.
  6. 제1항에 있어서, 상기 채널 도전층은 다결정실리콘으로 형성된 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 1, wherein the channel conductive layer is formed of polycrystalline silicon.
  7. 제1항에 있어서, 상기 채널 도전층은 에피택셜 성장법을 이용하여 형성된 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 1, wherein the channel conductive layer is formed using an epitaxial growth method.
  8. 제1항에 있어서, 상기 채널 도전층은 MBE(Molecular Beam Epitaxial) 방법으로 형성된 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 1, wherein the channel conductive layer is formed by a molecular beam epitaxial (MBE) method.
  9. 제1항에 있어서, 상기 채널 도전층 및 게이트 도전층의 경계 가장자리에서 발생되는 전기장을 감소시키기 위해 상기 채널 도전층 및 게이트 전극 상에 산화막이 형성된 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 1, wherein an oxide layer is formed on the channel conductive layer and the gate electrode to reduce an electric field generated at a boundary edge between the channel conductive layer and the gate conductive layer.
  10. 제9항에 있어서, 상기 산화막은 50Å∼100Å이 두께로 형성된 것을 특징으로 하는 셀 트랜지스터.10. The cell transistor according to claim 9, wherein the oxide film has a thickness of 50 mV to 100 mV.
  11. 제1항에 있어서, 상기 채널 도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널도전층의 일측과 접촉되도록 형성된 스토리지 전극을 더 구비하는 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 1, further comprising a storage electrode formed on the channel conductive layer to contact one side of the upper channel conductive layer of the insulating layer through a planarization layer.
  12. 제1항에 있어서, 상기 채널도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널도전층의 양측과 접촉되도록 형성된 스토리지 전극을 더 구비하는 것을 특징으로 하는 셀 트랜지스터.The cell transistor of claim 1, further comprising a storage electrode formed on the channel conductive layer to contact both sides of the upper channel conductive layer of the insulating layer through a planarization layer.
  13. 반도체 기판 상에 매몰절연층을 형성하는 단계; 상기 매몰절연층 상에 비트라인을 형성하는 단계; 상기 비트라인 상에 절연층을 형성하는 단계; 상기 절연층에 상기 비트라인의 일부를 노출시키는 콘택홀을 형성하는 단계; 콘택홀이 형성된 상기 결과물 상에 채널 도전층을 형성하는 단계; 상기 채널 도전층 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 셀 트랜지스터 제조방법.Forming a buried insulating layer on the semiconductor substrate; Forming a bit line on the buried insulating layer; Forming an insulating layer on the bit line; Forming a contact hole in the insulating layer to expose a portion of the bit line; Forming a channel conductive layer on the resultant in which contact holes are formed; Forming a gate oxide film on the channel conductive layer; And forming a gate conductive layer on the gate oxide film.
  14. 제13항에 있어서, 상기 게이트 도전층을 형성하는 단계 후, 게이트 도전층이 형성된 상기 결과물 상에 절연물을 증착하여 평탄화층을 형성하는 단계; 상기 평탄화층 내에 상기 채널 도전층의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 결과물 상에 도전물을 증착하여 스토리지 전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 셀 트랜지스터 제조방법.15. The method of claim 13, further comprising, after forming the gate conductive layer, forming an planarization layer by depositing an insulator on the resultant formed gate conductive layer; Forming a contact hole in the planarization layer to expose a portion of the channel conductive layer; And depositing a conductive material on the resultant to form a storage electrode.
  15. 제13항에 있어서, 상기 콘택홀은 원통형으로 형성하는 것을 특징으로 하는 셀 트랜지스터 제조방법.The method of claim 13, wherein the contact hole is formed in a cylindrical shape.
  16. 제15항에 있어서, 상기 게이트 도전층은 원통형으로 형성된 상기 채널도전층의 상부를 채우도록 형성하는 것을 특징으로하는 셀 트랜지스터 제조방법.The method of claim 15, wherein the gate conductive layer is formed to fill an upper portion of the channel conductive layer having a cylindrical shape.
KR1019950019038A 1995-06-30 1995-06-30 Mosfet and their manufacture KR0155840B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950019038A KR0155840B1 (en) 1995-06-30 1995-06-30 Mosfet and their manufacture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950019038A KR0155840B1 (en) 1995-06-30 1995-06-30 Mosfet and their manufacture

Publications (2)

Publication Number Publication Date
KR970004072A KR970004072A (en) 1997-01-29
KR0155840B1 true KR0155840B1 (en) 1998-10-15

Family

ID=19419437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950019038A KR0155840B1 (en) 1995-06-30 1995-06-30 Mosfet and their manufacture

Country Status (1)

Country Link
KR (1) KR0155840B1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390041B1 (en) * 2001-06-13 2003-07-04 주식회사 하이닉스반도체 Method for forming the DRAM memory cell
KR100390920B1 (en) * 2001-10-15 2003-07-12 주식회사 하이닉스반도체 Vertical structure transistor having multi-channel and method for fabricating the same
KR100652370B1 (en) * 2000-06-15 2006-11-30 삼성전자주식회사 Semiconductor memory device removing floating body effect and method of fabricating the same
US7579648B2 (en) 2004-07-22 2009-08-25 Samsung Electronics Co., Ltd. Semiconductor device having a channel pattern and method of manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110099564A (en) 2010-03-02 2011-09-08 삼성전자주식회사 Flash memory device for improving repair efficiency and operation method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100652370B1 (en) * 2000-06-15 2006-11-30 삼성전자주식회사 Semiconductor memory device removing floating body effect and method of fabricating the same
KR100390041B1 (en) * 2001-06-13 2003-07-04 주식회사 하이닉스반도체 Method for forming the DRAM memory cell
KR100390920B1 (en) * 2001-10-15 2003-07-12 주식회사 하이닉스반도체 Vertical structure transistor having multi-channel and method for fabricating the same
US7579648B2 (en) 2004-07-22 2009-08-25 Samsung Electronics Co., Ltd. Semiconductor device having a channel pattern and method of manufacturing the same

Also Published As

Publication number Publication date
KR970004072A (en) 1997-01-29

Similar Documents

Publication Publication Date Title
KR100189966B1 (en) Mos transistor of soi structure and method for manufacturing the same
US5973364A (en) MIS semiconductor device having body-contact region
US7060553B2 (en) Formation of capacitor having a Fin structure
US6960806B2 (en) Double gated vertical transistor with different first and second gate materials
US6703280B2 (en) SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same
JP3462301B2 (en) Semiconductor device and manufacturing method thereof
US7432560B2 (en) Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same
US6437405B2 (en) Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate
US7719033B2 (en) Semiconductor devices having thin film transistors and methods of fabricating the same
US20050282342A1 (en) Field effect transistor and fabrication method thereof
US7247528B2 (en) Methods of fabricating semiconductor integrated circuits using selective epitaxial growth and partial planarization techniques
KR100368083B1 (en) Vertical channel field effect transistor and process of manufacturing the same
US7575964B2 (en) Semiconductor device employing buried insulating layer and method of fabricating the same
US6506638B1 (en) Vertical double gate transistor structure
EP0962988A2 (en) SOI semiconductor device and method for manufacturing the same
KR20030050995A (en) Method for fabricating high-integrated transistor
US5903013A (en) Thin film transistor and method of manufacturing the same
US20010002058A1 (en) Semiconductor apparatus and method of manufacture
KR100395973B1 (en) Process for producing an integrated circuit device with at least one mos transistor
KR0155840B1 (en) Mosfet and their manufacture
US8084306B2 (en) Methods of forming semiconductor devices having self-aligned bodies
KR20000045405A (en) Method for manufacturing semiconductor device
KR0135838B1 (en) Semiconductor device using soi substrate and back-gate biasing method
KR100303356B1 (en) SOI device having double gate structure and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100630

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee