KR970008451B1 - 3중 제어형태의 채널을 갖는 플래시 기억소자 - Google Patents

Abstract

요약 없음.

Description

3중 제어형태의 채널을 갖는 플래시 기억소자

제1도 내지 제5도는 종래의 플래시 기억소자의 단면도.

제6도는 본 발명에 따른 플래시 기억소자의 단면도.

제7도는 본 발명의 플래시 기억소자의 쓰기동작시의 작용상태도.

제8도는 본 발명의 플래시 기억소자의 소거동작시의 작용상태도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제어게이트2 : 플로팅게이트

3 : 소오스4 : 드레인

5 : 선택게이트6 : 소거게이트

본 발명은 전기적으로 프로그래밍과 블럭소거 동작을 할 수 있는 플래시 기억소자에 관한 것이다.

일반적으로, 플래시 메모리 기억소자는 차세대형 기억조사로서 한개의 트랜지스터로 한 비트(BIT)의 저장 상태를 유지하며, 전기적으로 플로팅 게이트를 통해 프로그래밍과 블럭소거 동작을 할 수 있는 기억소자이다.

이러한 장점에 따라 현재의 자기매체를 통한 기억방식을 메모리 기억소자를 이용하여 소형화한다는데 산업상의 가장 큰 장점이 있으며, 따라서 이에 대한 기술개발이 시급히 요구되고 있다.

종래의 플래시 메모리 기억소자는 프로그래밍과 소거 동작을 위하여 제어게이트(CONTROL GATE)와, 선택 게이트(SELECT GATE)를 사용하거나 분리게이트(SPLIT GATE)을 이용하여 플로팅게이트(FL-OATING GATE)내로 출입하는 전자를 제어하여 트랜지스터의 문턱전압을 분리함으로써 정보의 저장 상태를 구분한다.

따라서 플로팅 게이트에 출입하는 전자를 제어하는 기술이 주요 관건이 되고 있다.

현재 플로팅게이트에 전자를 저장 및 방출을 제1도 내지 제5도를 통하여 살펴보면, 도면에서 1은 제어게이트, 2는 플로팅게이트, 3은 소오스, 4는 드레인, 5는 선택 게이트, 6은 소거게이트를 각각 나타낸다.

먼저, 제1도에 도시된 종래의 플래시 메모리 소자는 소오스에 중첩향 구조(DDD : DOUBLE DOPED DRAIN)를 써서 고전압 프로그래밍 동작을 가능하게 하는 플래시 기억소자로, 2중 폴리실리콘 구조로 게이트 산화막 상부에 첫번째층은 플로팅 게이트(2), 두번째 층은 제어 게이트(1)로 사용되고 있다.

제2도는 분리게이트(SPLIT GATE)를 사용하여 트랜지스터의 문턱 전압을 2단계(VT₁+VT₂)로 구분하여 소거/프로그래밍동작을 하는 2중 폴리실리콘 구조로 첫번째층은 플로팅 게이트(2), 두번째 층은 제어 게이트(1)로 사용하고 있다.

그리고 제3도는 선택게이트(SELECT GATE)와 제어게이트(CONTROL GATE) 및 플로팅게이트를 포함한 3층 게이트구조로, 첫번째 층은 플로팅게이트(2), 두번째 층은 제어게이트(1), 세번째 층은 선택게이트(5)로 이루어진 3층 게이트구조를 보여주고 있다.

제4도는 제3도와 같은 개념으로 제어게이트를 이용하여 플로팅게이트로 프로그래밍하지만 소거게이트(ERASE GATE)를 따로 폴리실리콘으로 구분하여 소거시키는 플래시 기억소자를 보여주고 있다.

끝으로, 제5도는 제2도와 같은 맥락을 하고 있는 분리게이트형 사용한 소자로 플로팅게이트와 제어게이트의 산화막비를 다르게 한 셀(CELL) 구조를 채택하는 플래시 기억소자를 보여주고 있다.

그러나, 상기 종래의 플래시 기억소자는 1층 혹은 2층의 게이트로 소자의 동작 영역(CHANNEL)을 제어하고 있지만 3층 구조로 직접 동작영역을 제어하지 못하는 문제점이 있었다.

따라서, 본 발명은 3중 게이트를 이용하여 채널영역을 3단계로 제어함으로써 문턱전압값을 다양하게 얻을 수 있어 아날로그 트랜지스터에 응용할 수 있는 3중 제어형태의 채널을 갖는 플래시 기억소자를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 채널을 사이에 두고 반도체 기판에 형성된 소오스 및 드레인과; 상기 소오스 및 채널의 일정부위 상에 형성되되 절연막으로 절연된 플로팅게이트와 ; 상기 플로팅게이트이 상부를 절연하는 상부 절연막과 측면을 절연하는 측면 절연막을 따라 형성되되 드레인에 걸치지 않도록 형성되어 절연막으로 절연되는 제어게이트와 ; 상기 제어게이트의 상부를 절연하는 상부 절연막과 측면을 절연하는 측면 절연막을 따라 형성되되 측면 절연막을 따라 수직하게 형성된 부분이 드레인 영역에 걸쳐 형성되어 절연되는 선택게이트를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제6도 내지 제9도를 참조하여 본 발명에 따른 플래시 기억소자를 상세히 살펴보면, 도면에서 1은 제어게이트, 2는 플로팅게이트, 3은 소오스, 4는 드레인, 5는 선택게이트를 각각 나타낸다.

본 발명의 플래시 메모리 소자는 3개의 게이트로 구성된다.

즉, 플로팅게이트(2), 제어게이트(1), 선택게이트(6)로 이루어져 2중 제어형태의 채널을 갖게 되는데, 이를 구체적으로 살펴본다.

먼저, 일반적인 트랜지스터와 동일하게 채널영역과 소오스(3)및 드레인(4)이 반도체 기판(7)에 형성되고, 플로팅게이트(2)는 소오스(3) 및 채널의 일정부위 상에 형성되되 절연막으로 절연된다.

제어게이트(1)는 상기 플로팅게이트(2)의 상부를 절연하는 상부 절연막과 측면을 절연하는 측면 절연막을 따라 형성되되 드레인(4)에 걸치지 않도록 형성되어 절연막으로 절연된다.

또한 선택게이트(5)는 상기 제어게이트(1)의 상부를 절연하는 상부 절연막과 측면을 절연하는 측면 절연막을 따라 형성되되 측면 절연막을 따라 수직하게 형성된 부분이 드레인(4) 영역에 걸쳐 형성되어 절연된다.

이때, 제어게이트(1)는 플로팅게이트(2)와 중첩이 되고 또한 채널 영역과도 중첩이 되어야 하며 드레인과는 중첩되지 않는 것이 중요하며, 선택게이트(5)는 제어 게이트(1)와 중첩이 되고 또한 드레인과 중첩이 되어 있다.

이렇게 하여 소오스와 중첩되어 구성된 플로팅게이트(2)는 전하를 저장하고 방출하는 역할을 한다.

소오스와 중첩되는 이유는 프로그래밍 동작시 전자기 터널링 동작을 통하여 플로팅 게이트로 주입되게 하기 위함이고, 이는 첫번째 단계의 문턱전압에 영향을 미친다.

제어게이트(1)는 플로팅게이트(2)에 전자를 주입시킬때 고전압으로서 전자를 유도하는 역할을 하며 또한 두번째 단계의 문턱전압을 조절하는 역할도 수행하게 된다.

제어게이트(1) 및 드레인(4)과 중첩된 선택게이트(5)는 단위 셀(CELL)을 선택하는 역할을 하는 동시에 셀의 문턱전압을 조절하는 구실을 하여 세번째 단계의 문턱전압을 조절하는 역할을 한다.

본 발명은 동작 영역(ACTIVE AREA)을 플로팅게이트와 제어게이트로 구분하는 종래의 방법을 탈피 동작 영역을 플로팅게이트와 제어게이트 및 선택게이트로 구분한 3중 제어 형태로 셀(CELL)을 동작시키게 됨을 알수 있다.

이와 같은 방법을 채택함으로서 프로그램 문턱전압과 소거문턱 전압을 다양하게 조절할 수 있음으로서 양 문턱 전압사이의 분리 특성을 향상시킬 수 있는 장점이 있다.

그리고 본 발명의 메모리 소자의 쓰기 동작을 살펴보면, 제어 게이트(1)에 고전압을 가하고 드레인(4)에 중간 전압을 가하여 전자를 플로팅게이트(2)에 주입시킨다.

쓰기 동작을 제7도에 도시하였는데, 도면에서와 같이 선택게이트 라인(LINE)에 저전압을 가하여 워드라인(WORD LINE)을 선택하고, 제어게이트(1) 라인에 고전압, 비트라인(BIT LINE)에 중간전압을 각각 인가하여 소오스로부터 플로팅게이트(2)로 전자의 터널링을 유도하여 프로그래밍시킨다.

이때, 선택되지 않은 비트라인은 접지(OV)시키고, 비트라인에서 비선택 소오스는 드레인과 동전위의 중간전압이 인가된다.

이어서, 제8도에 도시된 바와 같이 소거동작은 제어게이트(1)에 양의 고전압을 가하고 드레인(4)에 음의 중간전압을 가하여 플로팅게이트(2)내의 전하를 제어게이트로 유도한다.

즉, 선택된 제어게이트 라인에 양의 고전압을 가하고 비트라인에 음의 중간 전압을 가하여 플로팅게이트의 전자를 제어게이트(1)로 유도하여 소거시킨다. 이때 소오스 라인을 플로팅시킨다.

그리고, 제7도에 쓰기동작이 되어 있는 상태에서 읽기동작의 수행은 선택게이트(5)를 통해 채널영역을 동작시켜 셀을 선택을 하고 제어게이트(1)에도 동작전압을 가해 채널영역을 동작시키고, 그때의 플로팅게이트(2)의 전위에 따른 문턱전압을 읽게한다.

즉, 선택게이트(5)에 중간전압을 가하여 워드라인을 선택하고 제어게이트(1)에 중간전압을 가해 해당 셀의 문턱전압을 읽는다.

이때 소소스라인은 접지시키고 비트라인에 저전압을 가하여 읽는데 이때 선택되지 않은 비트라인은 플로팅시킨다.

상기와 같이 이루어지는 본 발명은 채널영역을 3단계로 제어함으로서 문턱전압 특성을 향상되게 하며, 특히 제어게이트는 프로그래밍 동작시에는 제어게이트로, 소거동작시에는 소거게이트 구실을 각각 할 수 있으며 읽기 동작시에는 선택게이트를 통하여 셀(CELL)의 문턱전압 값을 다양하게 얻을 수 있기 때문에 아날로그 구조 트랜지스터에 응용할 수 있는 효과가 있다.

Claims (4)

1. 채널을 사이에 두고 반도체 기판(7)에 형성된 소오스(3) 및 드레인(4) ; 상기 소오스(3) 및 채널의 일정부위 상에 형성되되 절연막으로 절연된 플로팅게이트(2)와 ; 상기 플로팅게이트(2)의 상부를 절연하는 상부 절연막과 측면을 절연하는 측면 절연막을 따라 형성되되 드레인(4)에 걸치지 않도록 형성되어 절연막으로 절연되는 제어게이트(1)와 ; 상기 제어게이트(1)의 상부를 절연하는 상부 절연막과 측면을 절연하는 측면 절연막을 따라 형성되되 측면 절연막을 따라 수직하게 형성된 부분이 드레인(4) 영역에 걸쳐 형성되어 절연되는 선택게이트(6)를 포함하여 이루어지는 것을 특징으로 하는 3중 제어형태의 채널을 갖는 플래시 기억소자.
2. 제1항에 있어서, 상기 소오스(3)로 부터 상기 플로팅게이트(2)로 전자를 터널링시켜 정보를 기억시키는 쓰기 동작은 선택게이트(5)에 저전압, 제어게이트(1)에 고전압, 소오스(3) 중간전압을 각각 인가하여 이루어지는 것을 특징으로 하는 3중 제어형태의 채널을 갖는 플래시 기억소자.
3. 제1항에 있어서, 상기 소오스(3)로 부터 전자를 제거하는 지우기 동작은 제어게이트(1)에 양의 고전압, 드레인에 음의 중간전압을 각각 인가하여 플로팅게이트내의 전하를 상기 제어게이트(1)로 소거하여 이루어지는 것을 특징으로 하는 3중 제어형태의 채널을 갖는 플래시 기억소자.
4. 제1항에 있어서, 읽기동작은 상기 선택게이트(5)에 중간전압, 제어게이트(1)에 중간전압, 비트라인에 저전압, 소오스(3)는 OV를 각각 인가하고 선택되지 않은 비트라인은 플로팅 시키는 것을 특징으로 하는 3중 제어형태의 채널을 갖는 플래시 기억소자.