KR970007472B1 - 주파수 신서사이저 - Google Patents

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KR970007472B1
KR970007472B1 KR1019930006758A KR930006758A KR970007472B1 KR 970007472 B1 KR970007472 B1 KR 970007472B1 KR 1019930006758 A KR1019930006758 A KR 1019930006758A KR 930006758 A KR930006758 A KR 930006758A KR 970007472 B1 KR970007472 B1 KR 970007472B1
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쥰이찌 나까가와
마사루 고꾸보
마찌아끼 구로사와
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가부시끼가이샤 히다찌세이사꾸쇼
가나이 쯔또무
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Abstract

내용없음.

Description

주파수 신서사이저
도 1 은 종래의 주사수 신서사이저의 구성을 도시한 블럭도,
도 2, 도 3a∼도 3d 는 도 1의 각 위치에 있어서의 동작파형을 도시한 도면,
도 4 는 본 발명의 원리를 설명하기 위해 사용된 도면,
도 5 는 본 발명에 의한 주파수 신서사이저의 구성을 도시한 블럭도,
도 6a 및 도 6b 는 본 발명의 1실시예를 도시한 블럭도,
도 7은 도 6a 및 도 6b 의 각 위치에 있어서의 동작파형을 도시한 도면,
도 8 은 2모듈러스 프리스케일러를 사용한 본 발명의 1실시예를 도시한 블럭도,
도 9 는 2모듈러스 프리케일러를 사용한 본 발명의 1실시예를 도시한 블럭도,
도 10 은 수치제어 발진기를 사용한 본 발명의 1실시예를 도시한 블럭도,
도 11 은 본 발명에 의한 주파수 신서사이저를 사용한 이동통신장치를 도시한 블럭도,
도 12 는 본 발명의 또 다른 실시예를 도시한 블럭도,
도 13 은 도 12 의 동기화회로를 도시한 논리회로도,
도 14 는 도 13 에 도시한 동기화회로의 각 신호선상의 동작타이밍을 도시한 도면,
도 15 는 주파수오차 보정기의 구성 및 그의 각 신호선상의 신호의 동작타이밍을 도시한 도면,
도 16 은 도 15에 도시한 비교기의 진리값표,
도 l7 은 도 12의 위상차 검출기에 관한 신호의 동작타이밍을 도시한 도면,
도 18 은 도 12의 이득제어회로를 도시한 블럭도,
도 19 는 도 18 에 도시한 회로의 각 신호선상의 신호의 동작타이밍을 도시한 도면,
도 20 은 일정한 분할수를 갖는 프리스케일러를 사용한 본 발명의 1실시예를 도시한 블럭도,
도 21 은 본 발명이 종래의 주파수 신서사이저에 적용된 l실시예를 도시한 블럭도,
도 22 는 비트길이 저감회로를 사용한 본 발명의 1실시예를 도시한 블럭도,
도 23 은 도 22 에 도시한 비트길이 저감회로의 1실시예를 도시한 블럭도,
도 24 는 도 22 에 도시한 비트길이 저감회로의 다른 실시예를 도시한 블럭도,
도 25 는 비트길이 저감회로를 사용한 본 발명의 또 다른 실시예를 도시한 블럭도,
도 26 은 비트길이 저감회로가 종래의 분주기에 적용된 1실시예를 도시한 블럭도,
도 27 및 도 28 은 각각 본 발명에 의한 초기값 설정형 주파수 신서사이저의 1실시예를 도시한 블럭도.
본 발명은 위상동기루프를 사용한 주파수 신서사이저 및 그것을 사용한 장치에 관한 것으로서, 특히 통신주파수를 고속으로 전환할 필요가 있는 이동통신장치에 사용해서 적합한 주파수 신서사이저의 구성에 관한 것이다.
주파수 신서사이저로서는 각종 주파수 신서사이저가 알려져 있고(V. Manassewitch, ''Frequency Synthesizers Theory and Design" , pp.1-39, John Wiley & Sons, New York, 1976 참조), 특히 집적회로의 발달에 따라 위상동기루프를 사용한 구성이 자주 사용되고 있다. 다수의 통신채널을 갖는 이동통신장치에서는 전압제어 발진기(이하, "VCO" 라고 한다), 가변분주기 및 수정발진기를 사용하여 위상동기루프를 구성하고, 가변분주기의 분주수를 선택하여 필요한 통신채널 주파수를 발생시킨다. VCO의 출력신호를 선택된 분주수의 가변분주기에 의해 분주하여 생성한 신호와 수정발진기의 출력신호에서 생성한 기준신호와의 위상을 위상비교기에 의해 비교하고, 아날로그 값으로 나타나는 비교결과를 필터에 의해 적분한 후 VCO의 주파수 제어단자에 인가한다. 이 위상비교기의 결과에는 고조파성분 등이 포함되어 있으므로, 이들 성분을 제거하기 위해서는 상기 필터의 적분시정수를 크게 할 필요가 있다. 그 결과, 필터를 구성하는 콘덴서의 용량값이 비교적 커진다. 이 때문에, 가변분주기의 분주수를 변경해서 통신채널 주파수를 전환하면, 콘덴서의 충방전에 많은 시간이 소요되므로 고속으로 주파수를 전환할 수 없다는 문제가 발생한다.
위상 비교기 출력을 아날로그형태로 출력하면 상기의 문제가 발생한다고 고려되어, 이러한 문제를 해결하는 주파수 신서사이저의 구성이 ''A New PLL Synthesizer for Fast FH Spread Spectrum Communications" , by Akihiro and Nakagawa, Globecom, 1989에 제안되어 있다. 도 1은 회로구성을 도시한 것이고, 도 2 및 도 3a∼도 3d는 동작원리를 도시한 것이다.
상기 문헌에서 제안된 바와 같이 구성된 주파수 신서사이저를 간단하게 ''수치위상비교 직류화 주파수 신서사이저 방식" 이라고 한다. 이 종래 기술은 위상비교기 그 자체를 수치연산처리에 의해 실행하고, 비교결과에 포함되는 고조파성분을 단순한 연산에 의해 제거하는 것에 의해서 필터를 불필요하게 하므로, 주파수 전환에 소요되는 시간을 단축할 수가 있다. 이 주파수 신서사이저는 도 2에 도시한 바와 같이 주기T를 갖는 기준신호의 위상정보를 주기T/K(K는 정수)마다 2/K씩 증가시키고, 주기T마다 위상비교기를 리세트하는 계단파형(톱니형상파)으로서 이 위상정보를 위상기교기로 공급한다(도 3a). 한편, VCO의 출력신호는 정주분주수 N을 갖는 모듈 N카운터에 의해 분주되고, 카운터의 내용은 2/K으로 정규화된 후 위상정보로서 주기T/K마다 위상비교기로 공급된다(도 3b). 위상비교기로 공급된 2개의 위상정보신호는 수치적으로 감산되어 위상비교기에서 출력된다. 이때, 위상비교기에 입력되는 2개의 신호의 주파수가 서로 일치하더라도, 양 위상정보신호의 초기위상이 일치하지 않으면 위상비교기의 출력에서 2π의 위상점프가 발생한다(도 3c). 위상보정기에서는 이 위상점프의 한쪽을 2π시프트해서 위상비교값을 직류화한다(도 3d). 이 직류화 조작에서는 위상비교기의 출력e에 다음의 수학연산을 실행하여 직류화 위상오차E'를 구한다.
E'=mod(E+3π),2π}- π
여기에서, mod{A, B}는 A를 B로 나누었을 때의 나머지를 나타낸다. 이 직류화 위상비교값을 디지탈 / 아날로그(D/A)변환기에 의해 아날로그값으로 변환한 후, VCO의 주파수 제어단자에 인가한다. 이 때, VCO발진주파수 fv는 기준신호 주파수 fr1로 하면, 이하의 식 (1)로 된다.
[식 1]
fv=(N/K), (K, fr1)··················식(1)
[표 1]
2π : 1000, K=8, N =1002,
여기에서, 기준위상값 Ri와 정규화 위상값Vi 사이의 위상오차Hi는 표본화마다 0으로 되지 않고, 또 위상오차Hi의 주기에 걸친 평균위상오차도 0으로 되지 않는다고 하는 상태가 발생한다. 표 1에서는 표를 간단하게 하기 위해서 정규화 위상값Vi 및 위상오차Hi를 소수점이하 2자리수까지만 표시하고 있지만, 상기 상태는 이들 값을 무한대로 나타내더라도 발생하는 문제이다. 따라서, 이러한 종류의 주파수 신서사이저에서 N/K가 정수이외일 때에는 정확한 주파수를 발생시킬 수 없다는 문제를 갖는다.
VCO의 출력인 고주파 신호를 분주하는 경우, 가변분주기 앞에 주파수저감을 위해 분주수P를 갖는 프리스케일러(prescaler)가 삽입되는 경우가 있다. 그러나, 이 때 일반적으로 신호 P는 K와 동일하지 않으므로, 상기와 마찬가지로 끝수 발생의 문제가 발생한다.
또, 상기 기존의 수치위상비교 직류화 주파수 신서사이저에 있어서 디지탈 처리가 용이하게 되도록 l주기의 위상2π 대신에 임의의 정수A를 사용하고, 모듈로 N카운터의 내용을 A/N으로 정규화한다. 한편, 신서사이저에 의해 발생되는 주파수를 변경하기 위해서는 N를 변화시킨다. 따라서, 일반적으로 A/N은 비정수로 된다. 정수A를 상당히 큰 값으로 설정하더라도, N이 1씩 변화하는 조건에서는 대부분의 A/N은 비정수로 된다. 이것에 의해, 카운터의 정규화 위상정보에 오차가 발생하므로 정확한 주파수를 발생시킬 수 없다는 제 3의 문제가 발생한다.
본 발명의 목적은 위상비교기의 출력에 나타나는 2π의 위상점프를 직류화하는 위상보정기가 불필요하여 그의 회로규모를 삭감할 수 있는 주파수 신서사이저를 제공하는 것이다.
본 발명의 다른 목적은 N/K(K>1)이 정수가 아닌 경우에도 정확한 주파수를 발생할 수 있고 또한 고속으로 주파수를 전환할 수 있는 주파수 신서사이저를 제공하는 것이다.
본 발명의 또 다른 목적은 위상정보의 정규화처리를 없애서 정규화에 수반하는 오차를 방지할 수 있을 뿐만아니라 정확하며 고속이고 안정된 주파수 신서사이저를 제공하는 것이다.
본 발명의 또 다른 목적은 프리스케일러 특히 2모듈러스 프리스케일러를 포함한 가변분주기를 사용하는 주파수 신서사이저에 있어서 고속의 주파수전환을 실행할 수 있게 하는 것이다.
본 발명의 또 다른 목적은 주파수 신서사이저의 대부분 또는 전부를 반도체집적회로에 의해 실현할 수 있는 주파수 신서사이저를 제공하는 것이다.
본 발명의 또 다른 목적은 이동통신장지에 있어서 그의 채널간격이 10kHz이더라도 1msec이하의 주파수 전환시간을 실현할 수 있는 주파수 신서사이저를 제공하는 것이다.
도 4는 본 발명의 원리를 도시한 것이다.
본 발명에 있어서는 예를들면 VCO의 출력신호에서 톱니파를 갖는 톱니형상 신호를 발생하는 수단으로서 가변분주수N을 갖는 모듈로 N카운터를 사용한다. 본 발명에서는 도 4에 도시한 바와 같이 주기T/K마다 VCO의 출력신호를 분주하는 모듈로 N카운터의 내용을 표본화하고, VCO측 신호의 미분위상정보 ΔVi로서 K를 곱한 인접하는 표본화된 값과의 차분 ΔψV를 사용한다. 여기에서, 표본화된 값과의 차분ΔψV 는 모듈로 N카운터가 그것을 발생할 때 캐리를 포함하는 실질적 차분인 것으로 한다. 한편, 주기T/K마다 분주수 N만큼씩 증가하는 적산수와 주기T를 갖는 수치제어발진기를 고려하면, 이 발진기의 위상은 기준신호의 위상정보r로서 사용된다. 따라서, 기준미분 위상정보 ΔRi는 정수값 즉 분주수N이다. VCO의 주파수는 VCO측의 미분위상ΔVi와 기준미분위상 ΔRi사이의 차분 ΔHi를 무한대로 누적해서 얻은 위상오차정보에 의해서 제어한다. 본 발명에서는 이상과 같이 2개의 신호의 미분위상정보를 비교하므로, 이 방법에 의해 구성한 주파수 신서사이저를 간단히 "미분위상비교 주파수 신서사이저" 라고 한다.
본 발명의 목적은 프리스케일러를 사용하는 경우, 상술한 바와 마찬가지의 해결수단에 의해서도 달성될수 있고, 이에 대해서는 후술하는 실시예에서 설명하기로 한다.
위상정보는 주지인 바와 같이 주기성을 갖고 있지만, 그것을 미분해서 얻는 미분위상정보 즉 주파수정보에는 그러한 주기성이 없다. 따라서, 본 발명과 같이 기준미분위상과 VCO측 미분위상과의 차분을 구하는 방법에서는 그의 미분위상 차분에 종래의 수치위상비교 직류화 주파수 신서사이저에서 발생하는 바와 같은 위상오차점프(도 3c)가 발생하지 않는다. 위상오차 직류화회로가 불필요하므로, 본 발명에 따른 주파수 신서사이저의 회로규모는 종래의 수치위상비교 직류화 주파수 신서사이저에 비해서 작게 할 수가 있다. 따라서, 제 1의 문제가 해결된다.
상기 미분위상분을 적분한 것이 위상동기루프에서 발생하는 위상오차를 나타내고, 1주기에 걸친 위상오차는 기준신호측과 VCO측의 주파수가 동일한 경우에 일정한 값을 나타낸다. 이 방법에 있어서 위상오차가 고정된 채 위상동기루프가 동기하는 것이 고속설정가능한 1차 위상동기루프의 특징이다. 따라서, 분주수N을 변경하여 주파수를 새로운 값으로 전환할 때, 초기위상차를 0으로 저감할 필요가 없으므로 고속으로 새로운 위상동기상태로 확정된다.
가변분주수N을 기준미분 위상정보로서 사용하므로, 정규화처리가 불필요하게 되어 상기 제3의 문제가 발생하지 않게 된다. 상기 제2의 문제에 대한 작용올 이하에 설명한다. N/K가 비정수이므로 VCO측의 미분위상인 제 1 표본차분값에서 버림이 발생했다고 하면, 그 버림에 의한 오차는 제 2 표본차분값 이후에 올림오차로서 분포하므로, 전체주기T에 걸친 표본차분값의 평균에서 오차는 존재하지 않게 된다. 즉, 기준미분위상N과 제1표본차분값과의 차분에서 정(正)의 오차가 발생했다고 하면, 기준미분위상N과 2회째 이후의 표본화된 차분값과의 차분에서 부의 오차가 발생한다. 이들 오차를 1주기에 걸쳐서 적분하면, 결과는 0으로 된다. 즉, 1주기에 걸친 위상오차가 0이라고 하는 것은 기준신호측과 VCO측의 주파수가 동일한 것을 의미하므로, 정확한 주파수 발생이 가능하게 된다. 구체적인 수치예에 대해서 이하 설명한다. K=8, N=1002라고 하면, 카운터 표본화값Ci(i=1∼8), 그의 표본화값 증가분Di, 이 증가분에 계수K를 곱해서 얻는 미분위상값ΔVi 및 기준미분 위상값 ΔRi는 표 2에 도시한 바와 같이 된다. 양 미분위상값의 차를 나타내는 미분위상오차 ΔHi를 임의의 1주기간 적분한 위상오차에 대해서 8개의 다른 종류의 적분구간을 징의해도 좋다. 그러나, 표 2는 그들중 4개의 예를 나타낸 것이다. 표 2에서도 알 수 있는 바와 같이, 각 위상차는 적어도 각 주기마다 0으로 된다.
[표 2]
2π : 1000, K=8, N=1002
2개의 신호의 미분위상을 비교하는 본 발명의 위상동기루프 구성법에 따르면, 2개의 신호의 위상을 직접 비교할 때 위상오차신호에서 발생하는 2π의 위상점프가 제거되므로 회로규모가 저감된다. 또한, 비동기 표본화에 의한 양자화오차가 미분위상을 사용하는 것에 의해 누적되지 않으므로 1주기에 걸친 위상오차의 평균값이 0으로 되고, 이것에 의해 정확하게 안정된 주파수를 발생하는 주파수 신서사이저를 실현할 수가 있다.
도 5는 본 발명의 기본원리를 도시한 실시예인 미분위상 주파수 신서사이저의 블럭도이다.
도 5에 있어서 미분위상 주파수 신서사이저(10)은 기준발진기(11), 톱니형상파 기준신호 발생기(12), 기준신호 미분위상 발생기(13), 타이밍클럭 발생부(14) 전압제어 발진기(VCO)(15), 톱니형상파 발진기 신호발생부(16), 발진기신호 미분위상발생부(17), 미분위상 비교기(18), 적분기(l9), 신호처리부(20), D/A변환기(21),인터페이스부(22)를 포함하고 있다.
타이밍클럭 발생부(14)는 기준발진기(11)의 출력신호에서 주파수 fr1을 갖는 제 1 클럭, 주파수fr1의 K(K는 자연수)배의 주파수fr2(=K·fr1)를 갖는 제 2 클럭, 각 구성요소의 동작에 필요한 각종 타이밍클럭을 발생하여 구성요소 각부 (12),(l3),(17),(18),(19) 및 (20)에 필요한 클럭을 공급한다. 톱니형상파 기준신호 발생기(12)는 분주기, 수치제어 발진기 또는 분주기와 수치제어발진기의 조합을 포함하고, 기준 발진기(11)의 출력신호에서 반복주파수fr1의 톱니형상 파형을 갖는 기준신호를 발생한다. 기준신호 미분위상 발생기(13)은 주파수fr2마다 기준신호의 미분위상 정보를 발생한다.
톱니형상파 발진기 신호발생부(16)은 VCO(15)의 출력인 발진신호에 따른 톱니형상 파형으로 위상정보를 발생하고, 그 반면 발진기 신호미분위상 발생부(17)은 반복주파수 fr1의 주기마다 K회 위상정보를 반복하여 표본화하고, 2개의 인접하는 양위상 정보값의 차분값을 산출하여 미분위상 정보로서 출력한다.
미분위상 비교기(l8)은 기준미분 위상정보 ΔRi의 발진기신호 미분위상정보 ΔVi와의 미분위상차분 ΔHi를 산출한다. 적분기(19)는 이 미분위상차분 ΔHi를 적분하여 기준신호와 톱니형상파 신호와의 위상차정보를 발생한다. 디지탈 필터 기능을 갖는 신호저리부(20)은 적분기(19)로부터의 위상미분정보에 대해서 필터링하거나 초기값을 가산하는 등의 신호처리를 실시한다. D/A변환기(21)은 신호처리부(20)의 출력신호를 VCO(15)의 주파수제어에 적합한 전압 또는 전류신호로 변환한다. 인터페이스부(22)는 예를들면 상기 분주기의 분주수나 상기 초기값 등을 마이크로프로세서(70)으로부터 받고, 그러한 정보를 필요한 구성요소 각부로 송출한다. 마이크로프로세서(70)은 VCO(15)에 의해 발생된 발진주파수를 결정하는 수치N, 초기값, 톱니형상파 기준신호 발생기(12)의 수치제어발진기용 발진 스텝값 등을 인터페이스부(22)를 거쳐서 지시할 수가 있다.
이 실시예에 있어서 기준신호와 VCO측의 톱니형상파 신호와의 미분위상차분 ΔHi 즉 주파수차를 산출한 후 적분하는 것에 의해서 위상차분 정보를 얻고 있으므로, 기준신호와 톱니형상파 신호의 위상차분을 직접 산출한 경우에 발생하는 위상점프가 발생하지 않는다. 즉, 이 실시예에서 구한 위상차분 정보는 필연적으로 직류화되므로, 직류화 회로를 필요로 하지 않고 또한 위상동기루프의 고속확정이 가능하게 된다.
이 실시예에 있어서 톱니형상파 발진기 신호발생부(16)에 의해 발생된 발진신호가 주파수fr1의 1주기 T내에 갖는 최대값을 기준미분 위상정보로서 사용한다. 즉, 이것은 실제회로를 구성하지 않고 주파수fr2마다 상기 최대값씩 증가하는 주기T의 수치제어 발진기를 상정하고, 그 출력신호의 미분위상을 산출하는 것과 마찬가지이다. 또, 이 기준미분 위상정보로서의 수치값을 CPU로부터의 지시에 따라서 설정하고 미분위상비교기(18)에 입력하면, 톱니형상파 기준신호 발생기(12) 및 기준신호 미분위상 발섕기(l3)이 사실상 불필요하게 되므로, 회로구성이 간단하게 된다. 또, 기준미분 위상정보와 주파수fr2마다의 발진기신호 미분위상정보의 K배와의 차분을 미분위상차분으로서 사용하는 것에 의해 정규화처리도 불필요하게 된다.
도 6a 및 도 6b 는 본 발명의 상세한 실시예를 도시한 미분위상비교 주파수 신서사이저의 블럭도이다. 도 6a 및 도 6b에 있어서 도 5와 마찬가지 기능을 갖는 회로블럭에는 동일한 부호를 붙이고 있다. 미분위상비교 주파수 신서사이저(10)은 기준발진기(11), 타이밍클럭 발생부(14), VCO(15), 모듈로N카운터(16)(톱니형상파 발진기 신호발생부(l6)에 대응), 표본화 미분위상 발생부(17)(발진기신호 미분위상 발생부(17)에 대응), 미분위상 비교기(감산기)(18), 적분기(19), 신호처리부(디지탈필터)(20), D/A변환기(21), 인터페이스부(22), 마이크로프로세서(70)을 포함한다.
도 6a 및 도 6b 에 있어서 기준발진기(l1)은 예를들면 수정발진기로서, 발진주파수fr0디 클럭신호를 선S11상으로 출력한다. 타이밍클럭 발생부(l4)는 분주수L을 갖는 분주기(141), 분주수K를 갖는 분주기(142), 각종 타이밍클럭을 발생하는 타이밍클럭 발생기(143)을 포함한다. 타이밍클럭 발생부(14)는 분주기(141)에 의해 기분발진기(11)의 출력신호를 분주수L로 분주하여 주파수fr2의 제 2 클럭을 발생하고, 이 제 2 클럭을 분주기(142)에 의해 분주수K로 분주하여 주파수frl의 제 1 클럭을 발생하고, 주파수fr0, fr1, fr2의 3개의 클럭 각각에서 다른 회로블럭의 조작에 필요한 각종 클럭(T1∼T9)을 발생한다. 주파수fr2와 동일한 주파수를 갖는 클럭Fr21, Fr22, Fr23, Fr24, Fr25 및 Fr27과 주파수Fr1과 동일한 주파수를 갖는 클럭Fr16, Fr17 및 Fr18이 타이밍 클럭발생기(14)에서 각각 선T1∼T9상으로 출력된다. 이들 클럭사이의 시간관계는 도 7에 따라서 이후에 상세하게 설명한다.
VCO(15)는 전압제어신호에 의해서 그의 발진주파수가 제어되는 전압제어발진기로서, D/A변환기(21)의 출력전압에 의해 제어되는 발진주파수fvo의 신호를 선S15상으로 출력한다. 가변분주수N(N은 자연수)을 갖는 모듈로 N카운터(16)은 VCO(l5)의 발진주파수를 계수하고, 1에서 N까지(또는 N에서 1까지)의 계수동작을 반복한다. VCO(15)의 발진주파수를 변경하기 위해서는 상기 분주수N을 변경해도 좋다. 상기 분주수N은 인터페이스부(22)를 통해서 예를들면 마이크로프로세서(70)에 의해 지정되어 모듈로 N카운터(16)에 세트된다. 표본화미분위상 발생부(17)은 모듈로N카운터(16)의 계수내용을 주기 1/(K·fr1) 표본화하고, 서로 인접하는 표본화값의 차분을 산출하여 그 차분값에 분주수K를 곱하고, 그의 승산값을 발진기신호 미분위상정보ΔV로서 버스B17상으로 출력한다. 모듈로N카운터(16)에서 캐리가 출력되었을 때, 상기 표본화 차분값은 캐리를 포함한 차분을 취하는 것으로 한다.
한편, 기준미분 위상정보ΔR로서는 분주수N 그 자체를 사용해서 미분위상비교기(18)의 입력단자에 설정한다.
표본화 미분위상 발생부(l7)은 주기 1/(nK·frl)마다 모듈로N카운터의 내용을 표본화하는 경우, 서로 인접하는 표본화값의 차분을 산출하고, 그 차분값에 분주수mK를 곱하여 발진기신호 미분위상정보ΔV로서 버스B17상으로 출력해도 좋다.
미분위상 비교기(18)은 기준미분 위상정보 ΔR에서 발진기신호 미분위상정보ΔV를 감산하고, 그 차분을 미분위상오차ΔH로서 버스B18상으로 출력한다. 적분기(l9)는 미분위상 비교기(18)로부터의 미분위상오차 ΔH를 무한대로 적분하여 위상오차신호H를 버스B19상으로 출력한다. 신호처리부(20)은 위상오차신호H에 필터링 등의 신호처리를 실시하여 위상오차신호θ를 생성하고, 이 신호θ를 후단의 D/A변환기(21)의 입력범위내로 소정의 값W에 의해 정규화하고, 정규화신호θn에 초기값θi를 가산한 후 그 가산값을 출력한다. 상기 초기값θi는 분주수N에 대응한 값으로서, 인터페이스부(22)를 거쳐서 마이크로프로세서(70)에 의해 지정된다. 상기 정규화처리에 사용된 값 W는 D/A변환기(21)의 입력비트수에 따른 소정의 값이거나 또는 마이크로프로세서(70)에 의해 지정된 값이다. D/A변환기(21)은 신호처리부(20)에서 출력된 디지탈 데이타를 대응하는 아날로그값으로 변환한다. VCO(15)는 전압제어신호에 의해 그의 발진주파수가 제어되므로, D/A변환기(21)은 신호처리장치(20)으로부터의 출력데이타를 아날로그전압으로 변환하고, 이 전압을 VCO(15)의 주파수제어단자에 인가한다. VCO(15)대신에 전류제어 주파수 가변발진기를 사용하면, D/A변환기(21)에서는 아날로그전류가 출력된다. 인터페이스부(22)는 마이크로프로세서(70)에 의해 지정된 어드레스 및 데이타에 따라서 위상동기루프를 구성하는 블럭의 각부에 분주수, 초기값, 기준미분 위상정보ΔR 등을 지시한다. 마이크로프로세서(70) 및 인터페이스부(22)는 종래기술을 사용해서 그들을 구성하는 것에 의해서, 이 실시예에 대응할 수가 있다. 이 실시예에 있어서 인터페이스부(22)는 5개의 인터페이스선을 거쳐서 분주수N, 초기값 θi, 기준미분 위상정보ΔR, 타이머값T를 마이크로프로세서(70)에서 받고, 대응하는 블럭으로 그들을 공급한다. 도 6a 및 도 6b 에 있어서 멀티비트 기능블럭은 단순화를 위해서 1비트의 기능블럭으로서 도시하였다.
이상의 블럭구성에 의해 위상동기루프가 구성된다. 동기화가 확립된 후의 VCO(15)의 발진주파수 fvo는 식 (2)에 의해 분주수n과 기준신호 주파수fr1의 곱으로 표시된다.
[식 2]
fvo=N·fr1‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 식 (2)
이하, 도 6a및 도 6b 도시한 기본실시예의 구성 및 동작을 여러가지 수치를 예를들어 상세하게 설명한다.
예를들면, 기준발진기(11)의 발진주파수 fr0을 12.8MHz로 설정하고 또한 분주수L과 K를 25(=32)로 설정하면, 분주기(141)의 출력주파수는 400kHz이고 분주기(142)의 출력주파수frl은 12.5kHz로 된다. 또한, VCO(15)의 발진주파수 fvo를 100MHz정도로 설정하면, 2진 모듈로N카운터(16)의 분주수N은 8000정도로 되고, 이것을 2진코드로 나타내면 2의 비트수는 13으로 된다. 인터페이스부(22)내의 분주수 레지스터(223)은 13비트 버스B11상으로 2진 분주수N을 출력한다. 카운터(16)은 그의 클럭단자CK에 인가되는 VCO(15)으로부터의 클럭신호의 주파수를 계수한다. 카운터(16)의 로드단자LD와 캐리단자CA가 접속되고, 데이타입력단자DT는 버스B11에 접속되어 있고, 출력단자OP에서는 그의 계수내용이 13비트의 버스B16으로 출력된다. 예를들면, 카운터(16)이 다운카운터인 경우 캐리신호가 캐리단자CA에서 출력되면 로드단자LD에 인가되고 단자CK로 공급된 클럭신호와 동기해서 버스B11상의 분주수N이 카운터(16)에 세트된다. 그 후, 카운터(l6)은 분주수N부터 클럭신호와 동기해서 다운카운트를 개시하고, 계수내용이 "1" 로 될 때마다 캐리신호를 출력하는 동작을 반복한다. 반대로, 카운터(16)이 업카운터인 경우에 캐리신호가 캐리단자CA에서 출력되면,로드단자LD에 인가되고 계수내용은 단자CK로 공급된 클럭신호와 동기해서 "1" 로 설정된다. 카운터(16)은 1부터 클럭신호와 동기해서 계수를 개시하고, 계수내용이 버스B11상의 분주수N과 일치할 때마다 캐리신호를 반복해서 출력한다.
표본화 미분위상 발생부(l7)은 D형 플립플롭(171),(172) 및 (175), 감산기(173), 가산기(174), 승산기(176), RS플립플롭(177), 셀렉터(178)을 갖는다. 13비트의 플립플롭(171)의 D단자에서 카운터(16)의 계수내용이 버스B16을 경유해서 입력되고, 기준발진기(11)의 출력을 분주하여 생성된 클럭과 동기해서 이 카운트내용을 표본화한다. 플립를롭(171)에서는 D단자로 공급된 입력신호가 C단자로 공급되는 선T2의 클럭Fr22에 의해 표본화되고, 표본화된 신호는 Q단자에서 13비트의 버스B171로 출력된다. 13비트의 플립플롭(172)에서는 버스B171에서 D단자로 공급된 신호가 C단자로 공급되는 선T1상의 클럭Fr21에 의해 표본화되고, 표본화된 신호는 Q단자에서 13비트의 버스B172로 출력된다. 13비트의 감산기(173)은 버스B171상의 신호와 버스B172상의 신호의 차분을 산출하고 14비트의 버스B173으로 출력한다. 플립플롭(172)에 의해 표본화된 카운터(16)의 계수내용은 이전의 표본화 동작에서 플립플롭(171)에 의해 표본화된 카운터(16)의 계수내용과 동일하다. 즉, 감산기(173)에서는 플립플롭(171)에 의해 표본화된 카운터의 계수내용과 플립플롭(172)에 의해 표본화된 카운터의 계수내용의 차분을 산출할 수가 있다. 버스B173의 최상위 비트는 부호비트로서, 감산기(173)의 부호정보(+ 또는 -)를 붙여서 감산결과를 출력한다. 상기 감산은 카운터(16)이 다운카운터인 경우에 버스B172상의 신호를 버스B171상의 신호에서 감산하고, 카운터(16)이 업카운터인 경우에는 버스B172상의 신호에서 버스B171상의 신호를 감산하도록 실행된다. 가산기(174)는 카운터(16)에서 캐리가 출력될 때, 버스B173상의 신호를 보정한다. 상기 감산기(173)은 2개의 인접하는 표본화된 계수값 사이의 감산을 실행한다. 캐리가 출력된 경우에는 카운터(16)의 값이 캐리에 의해서 리세트된다. 플립플롭(172)에 의해 표본화된 카운터(16)의 계수내용은 캐리가 출력되기 전의 카운트값이므로, 가산기(174)는 캐리가 출력되었을 때에 표본화된 값을 보정하는데 사용된다. RS플립플롭(177)은 카운터(16)의 캐리단자CA에서 S단자로 공급되는 선S16상의 캐리에 의해 세트되고, R단자로 공급되는 선T4상의 클럭Fr24에 의해 리세트되고, 기준발진기(11)의 분주된 클럭신호와 동기해서 Q단자에서 선S177상으로 선택신호 SN을 출력한다. 13비트의 셀렉터(178)은 S단자로 공급되는 선택신호SN이 "0" 일 때에는 A단자에 입력되는 13비트의 "0" 을 Y단자에서 출력하고, 선택신호 SN이 "1" 일 때에는 B 단자에 입력되는 버스B11상의 분주수 N을 Y단자에서 출력한다. 그의 Y단자로부터의 출력신호는 버스B178을 거쳐서 가산기(174)의 하위13비트로 공급된다. 14비트의 가산기(174)는 버스B173의 신호와 버스B178의 신호를 가산하고, 가산결과를 버스B174상으로 출력한다. 버스B174의 비트수는 이 실시예의 경우에 부호비트를 포함해서 약 9개이다. 왜냐하면, 감산기(173)에 의해 감산되는 것은 상술한 바와 같이 카운터의 표본화된 계수내용의 인접하는 값이고, 캐리가 출력될 때에는 가산기(174)에 의해 보정되므로 9비트면 충분하기 때문이다. 또한, 미분위상 비교기(18)에 의해 비교되는 2개의 신호의 비트수는 이것과 마찬가지라도 좋다. 버스B174상의 신호는 승산기(l76)에 의해 K=25배된 후 미분위상 비교기(18)로 공급된다. 9비트의 플립플롭(175)에서는 버스B174에서 D단자에 입력된 신호가 C단자로 공급되는 선T3의 클럭Fr23에 의해 표본화되고, 표본화된 신호는 Q단자에서 9비트의 버스B175로 출력된다. 승산기(176)은 버스B175상의 신호를 K=25배하고, 승산된 값을 14비트의 버스B17로 출력한다. 승산기(176)의 기능은 이 실시예에서 K=25인 경우에 버스B175상의 신호를 부호비트를 제외하고 상위비트쪽으로 5개 비트만큼 시프트해서 버스B17상으로 출력하는 것에 의해서 실현할 수가 있다. 버스B17상의 신호ΔV(발진기신호 미분위상정보)는 VCO(15)의 미분위상에 대응하는 정보를 나타낸다. 미분위상 비교기(18)은 14비트의 감산기(181)만을 포함하고, 기준미분 위상정보ΔR에 대응하는 버스B11상의 분주수N에서 버스B17상의 발진기신호 미분위상정보ΔV를 감산하고, 이 감산결과 ΔH를 14비트의 버스B18로 출력한다. 버스B18의 최상위비트는 부호비트에 할당되고, 실제동작시에 부호비트에 이어지는 몇개의 비트가 변화하지 않는 경우에는 이들 비트를 생략할 수가 있다.
적분기(19)는 가산기(191) 및 레지스터(192)를 갖는다. 19비트의 가산기(191)의 한쪽의 입력단자의 부호비트 및 하위13비트에 버스B18상의 미분위상오차ΔH의 하위13비트와 부호비트가 각각 입력된다. 가산기(191)의 출력신호는 19비트의 버스B191을 거쳐서 19비트의 레지스터(19)의 D단자로 공급된다. 레지스터(192)에서는 D단자에 입력되는 신호가 C단자로 공급되는 선T4의 클럭Fr24에 의해 Q단자로 전달되고, 19비트의 버스B19로 출력된다. 버스B19상의 신호는 가산기(191)의 다른 하나의 입력단자로 공급된다. 상기 동작에 의해서, 미분위상 오차신호ΔH가 적분되어 위상오차신호H가 생성된다. 레지스터(192)는 R단자로 공급되는 선S11의 리세트신호에 의해 새로운 분주수N이 인터페이스부(22)로 공급될 때마다 리세트된다. 가산기(191)이 오버플로우할 가능성이 있는 경우에는 오버플로우 검출기를 마련하고, 오버플로우 검출기가 가산기(191)의 출력 오버플로우를 검출해서 레지스터(192)를 리세트해도 좋다.
신호처리부(20)은 가산기(201), 레지스터(202), 제산기(203), D형 플립플롭(204), 셀렉터(205), 정규화기(206), 가산기(207), 셀렉터(208) 및 D형 플립플롭(209)를 갖는다. 버스B19상의 위상오차신호H의 하위18비트 및 부호비트는 24비트의 가산기(201)의 한쪽의 입력단자의 하위18비트 및 부호비트로 각각 공급된다. 가산기(201)의 출력신호는 24비트의 버스B201을 거쳐서 24비트의 레지스터(202)의 D단자로 공급된다. 레지스터(202)에서는 D단자에 입력된 신호가 C단자로 공급되는 선T5의 클럭Fr25에 의해서 Q단자로 전달되고, 24비트의 버스B202로 출력된다. 버스B202상의 신호는 가산기(201)의 다른 하나의 입력단자로 공급된다. 제산기(203)은 버스B202상의 신호를 K=32로 나누고 그 몫을 19비트의 버스B203으로 출력된다. 이 제산기능은 버스B202의 신호를 하위비트측으로 5비트 시프트해서 버스B203으로 출력하는 것에 의해서 실현할 수가 있다. 버스B203상의 신호는 플립플롭(204)의 D단자로 공급된다. 19비트의 플립플롭(204)에서는 D단자에 입력된 신호가 C단자로 공급되는 선T7상의 클럭Fr16에 의해 Q단자로 전달되고, 19비트의 버스B204로 출력된다. 레지스터(202)는 선Y8상의 클럭Fr17에 의해 리세트 된다. 클럭Fr25의 주파수가 클럭Fr16 및 Fr17의 주파수보다 K배 높으므로, 버스B204상의 신호는 버스B202상의 위상오차신호를 주기 1/fr1에 걸쳐서 평균화한 것으로 한다. 버스B204상의 신호는 셀렉터(205)의 B단자로 공급된다. 셀렉터(205)의 A단자에는 버스B19상의 위상오차신호가 직접 공급된다. 19비트의 셀렉터(205)는 S단자에 인가되는 선S12의 선택신호ST가 "0" 일 때에는 A단자로 입력된 신호를 Y단자에저 위상오차신호θ로서 19비트의 버스B205로 출력하고, 선택신호ST가 "1" 일 때에는 B단자로 입력된 신호를 Y단자에서 위상오차신호θ로서 19비트의 버스B205로 출력한다. 버스B18에서 버스B205까지의 신호처리는 일종의 디지탈처리이다. 따라서, 이 처리는 이 실시예 이외의 다른 구성에 의해 실행해도 좋다. 버스B205상의 신호는 정규화기(206)으로 공급된다. 이 정규화기(206)의 기능은 입력신호에 대해서 4칙연산을 실행하고, 그의 출력신호를 D/A변환기(21)의 입력범위 값내에서 조정하여 필요한 해답(분해능)을 얻는 것이다. 예를들면, 부호비트 및 하위 2비트째∼l6비트째를 16비트의 버스B206으로 출력한다. 버스B206의 신호는 16비트의 가산기(207)의 한쪽의 입력단자로 공급된다. 가산기(207)의 다른쪽의 입력단자에는 16비트의 버스B12에서 분주수N에 대등하는 적당한 초기값θi가 공급된다. 가산기(207)은 가산결과를 16비트의 버스B207상으로 출력한다. 셀렉터(208)의 A입력단자에는 선T6상의 클럭Fr27이 공급되고, B입력단자에는 선T8상의 클럭Fr17이 공급된다. 셀렉터(208)은 그의 S단자로 공급되는 선S12의 선택신호가 "0" 일 때에는 A단자에 입력된 신호를 Y단자에서 선S208상으로 출력하고, 선택신호ST가 "1" 일 때에는 B단자에 입력된 신호를 Y단자에서 선S208상으로 출력한다. 16비트의 플립플롭(209)는 버스B207에서 D단자로 공급된 신호를 선S208에서 그의 C단자로 공급된 클럭에 의해서 재표본화하고 Q단자에서 16비트의 버스B20으로 출력한다.
16비트의 D/A변환기(21)은 그곳으로 공급된 버스B20상의 디지탈값에 대응하는 아날로그전압을 선S21로 출력한다. 이 전압은 VCO(15)의 주파수 제어단자에 인가된다. 이 전압에 의해서 VCO(15)의 주파수가 변화하므로, 미분위상비교기(18)의 출력을 1주기 1/fr1에 걸쳐서 적분한 값이 0으로 되도록 부귀한 루프가 형성된다.
인터페이스부(22)는 직렬입력/병렬출력 레지스터(221), 어드레스디코더(222), 분주수 레지스터(223), 초기값 레지스터(224), 타이머 레지스터(225), 타이머(226)를 갖는다. 마이크로프로세서(70)으로부터는 5개의 신호 즉 클럭DCLK, 직렬데이타DATA, 2비트의 어드레스ADR0, ADR1 및 래치인에이블LE가 선Ml, M2,M3, M4 및 M5를 거쳐서 인터폐이스부(22)로 각각 공급된다. 16비트의 직렬입력/병렬출력 레지스터(21)은 직렬데이타DADTA를 그것에 클럭DCLK가 공급될 때마다 페치해서 병렬데이타로서 버스B221로 출력한다. 어드레스디코더(222)는 어드레스ADR0을 하위비트로서 또한 ADR1을 상위비트로서 디코드하고, 선M5상의 래치인에이블LE를 어드레스가 ''0'' 일 때 선S2221상으로, 어드레스가 ''1'' 일 때에는 선S2222상으로, 어드레스가 "2" 일 때에는 선S2223상으로, 어드레스가 "3'' 일 때에는 선S2224상으로 개시인에이블SE로서 출력한다. 13비트의 분주수 레지스터(223)은 버스B221상의 병렬데이타를 선S2221상의 래치인에이블LE에 의해서 페치해서 다른 병렬데이타로 변환한 후, 선S2224상의 개시인에이블SE에 의해 버스B11상으로 상기 다른 병렬데이타를 출력한다. 16비트의 초기값 레지스터(224)는 버스B221상의 데이타를 버스B2222상의 래치인에이블LE에 의해서 페치해서 병렬데이타로 변환한 후, 선S2224상의 개시인에이블SE에 의해 버스B12상으로 병렬데이타를 출력한다. 타이머 레지스터(225)는 버스B221상의 데이타를 선S2223상의 래치인에이블 LE에 의해 페치해서 버스B225상으로 출력한다. 타이머(226)은 선S2224상의 개시인에이블SE에 의해 리세트된 후, 선T9상의 클럭Fr18의 계수를 개시함과 동시에 선S12상으로 "0'' 으로 설정된 선택신호ST를 출력한다. 타이머(226)의 계수값이 버스B225상의 데이타와 일치하면, 타이머(226)은 계수를 정지하고, "1" 의 선택신호ST를 리세트될 때까지 계속해서 출력한다. 선S2224상의 개시인에이블SE는 선S11상으로 초기 리세트IR로서 출력된다.
이하, 도 6a 및 도 6b에 도시한 실시예의 동작을 도 7의 타이밍도에 따라서 상세하게 설명한다. 도 7의 도시가 명확하게 되도록, 수치의 예로서 기준발진기(11)의 발진주파수fr0은 6.4MHz로 하고, 분주수L, K, N은 각각 8, 8, 1002로 설정한다. 이들 값에서 분주기(12)의 출력주파수fr2는 800kHz이고, 분주기(13)의 출력주파수fr1은 100kHz이며, VCO(15)의 발진주파수fvo는 100.2MHz이다. 이 때, N/K는 125.25(N/K=1002/8=125.25)로 산출된다. 도 7의 타이밍도는 도 6a 및 도 6b도에 도시한 각 회로부분의 동작지연시간이 거의 0이라고 가정해서 도시한 것이다. 도 7의 타이밍도(1),(2),(3)은 각각 기준발진기(11) 및 타이밍클럭발생부(14)로부터의 출력인 주파수fr0, fr1, fr2의 신호를 나타낸다. 도 7에서 각 주기는 주파수 신호fr2의 주기를 기준으로 해서 주기슬롯번호t0∼t13의 기호를 붙여서 나타낸다. 주파수fr2의 1주기에는 주파수fr0의 펄스가 8개 포함되어 있으므로, 이들 8개의 펄스는 1주기마다 선두필스부터 순차 펄스번호p1∼p8로 나타낸다. 도 7의 타이밍도(4)∼(9)는 타이밍클럭발생기(143)으로부터의 출력신호인 클럭Fr21, Fr22, Fr23, Fr24, Fr25 및 Fr27을 나타낸다. 여기에서, 이들 클럭의 주파수는 fr2와 동일하고, 그의 정의 펄스폭은 주파수신호fr0의 펄스폭과 동일한 것으로 한다. 클럭fr2X의 문자 "X'' 는 주파수신호fr0의 X번째의 위치와 동일한 그의 1주기의 위치에 펄스가 존재하는 것을 의미한다. 도 7의 타이밍도(10)∼(12)는 클럭Frl6, Fr17 및 Fr18을 나타낸다. 여기에서, 이들 클럭은 fr1과 동일한 주파수를 갖고, 그의 정의 펄스폭은 주파수신호fr0의 펄스폭과 동일한 것으로 한다. 도 7에 있어서 클럭Fr16, Fr17 및 Fr18은 슬릇번호t3 및 t11을 갖는 주기에 펄스를 갖는다. 클럭FrlX의 문자 ''X'' 는 주파수신호fr0의 X번째의 위치와 동일한 그의 1주기의 위치에 펄스가 존재하는 것을 의미한다. 상기 방법에 있어서 원칙적으로는 회로블럭번호(17)∼(20)이 커지면, 상기 값X를 크게 하는 것에 의해서 클럭의 위상을 실질적으로 순차 지연시켜서 안정한 동작을 얻고 있다.
도 7의 타이밍도(13)∼(18)은 도 5의 위상동기루프가 동기하고 있을 때의 도 6a 및 도 6b의 각 회로부의 출력을 파형 또는 전환점에서 도시한 것이다. 구체적으로, 타이밍도(13)은 업카운터(16)의 캐리출력CA를 나타내고, 타이밍도(14)는 플립플롭(177)의 Q출력을 나타내고, 타이밍도(15)∼(18)은 플립플롭(171),(172),(175) 및 레지스터(192)의 Q출력의 변화점을 각각 나타낸다. 여기에서, 플립플롭(171)이 클럭Fr22에 의해서 타임슬롯t1∼t8에서 버스B16상의 카운터(16)의 수치S1∼S8을 표본화한다고 하면, 그의 출력을 표본화하는 플립플롭(172)의 출력은 도 7의 타이밍도(l6)으로 나타낸 바와 같이 된다. 도 7의 타이밍도(17)은 클럭Fr23에 의해서 플립플롭(175)가 표본화된 수치D1∼D8을 도시한 것이다. 이들 값은 플립플롭(172)의 출력을 플립플롭(171)의 출력에서 감산기(173)에 의해 감산하고, 그 차분에 가산기(174)에 의해 캐리보정을 실행하는 것에 의해서 얻어진다. 이 예에서는 캐리출력CA가 슬롯t4 및 t12에서 발생되므로, 플립플롭(177)은 그것이 클럭Fr24에 의해 리세트될 때까지 "1" 을 계속해서 출력한다. 이 출력이 "1" 인 동안 셀렉터(178)로부터는 분주수N=1002가 출력되므로, 슬롯t4 및 t12에 있어서의 플립플롭(175)의 출력D4 및 D12는 각각 캐리가 보정된 값으로 된다. 감산기(181)의 출력은 분주수N(N=1002)에서 K(=8)배한 값을 플립플롭(175)의 출력을 감산해서 구한 값으로 된다. 예를들면, 이 값은 표 3에 도시한 ΔHi다. 표 3에서 Ci는 플립플롭(171)의 출력값, Di는 플립플롭(175)의 출력값, ΔRi, ΔVi, ΔHi 는 미분위상 비교기(18)의 입력/출력값이다.(i=1,2,4,...n,...).
[표 3]
2π : 1000, K=8, N=1002
레지스터(192)는 감산기(181)의 출력을 클럭Fr25가 발생될 때마다 적분하여 얻은 값을 출력한다. 예를들면, 분주수N이 900에서 1002로 변화한 직후에는 발진위상정보가 작아져 미분위상 비교기(18)로부터는 큰 수치가 출력되고, 이것에 의해서 VCO(15)의 발진주파수는 높아지고, VCO(15)의 발진주파수가 높아질수록 미분위상 비교기(18)에서 전달되는 출력값은 작아지게 된다. 이들 값은 레지스터(192) 및 가산기(191)에 의해 누적가산되고 위상동기가 확립된 후에는 양자화오차에 의해서 임의의 값 전후에서 변동하는 값으로 된다.
도 6a 및 도 6b에 도시한 실시예에 있어서 분주수N이 새로운 값으로 세트되면, 타이머(226)의 출력신호ST는 "0" 으로 되고, 이것에 의해서 셀럭터(205)는 A단자에서 입력된 신호를 Y단자에서 위상오차신호θ로서 19비트의 버스B205로 출력하고, 버스B19의 위상오차신호는 적분기를 거치지 않고 신호처리부(20)으로 직접 출력된다. 이 방법에서 D/A변환기(21)에는 고속으로 새로운 오차신호가 순차 공급되므로, VCO(15)의 발전주파수는 급속하게 새로운 분주수에 대응하는 주파수로 접근한다. 타이머(226)의 출력신호ST가 "1" 로 되면, 버스B19상의 오차신호는 신호처리부(20)에 의해 적분되어 출력되므로 VCO(15)의 주파수는 비교적 천전히 최종주파수에 접근하여 안정한 상태에 도달한다. 이상의 구성은 어떠한 아날로그필터도 포함하지 않으므로, 위상동기루프의 확립은 본질적으로 고속이다. 또한, 신호처리부(20)의 필터구성과 그의 동작시간을 위상동기루프이득에서 해석적이며 실험적으로 최적화하는 것에 의해서, 안정한 고속동기화 확립이 가능하게 된다.
또한, 도 6a 및 도 6b에 도시한 실시예에 있어서 임의의 분주수N에 의해 버스B12상의 초기값θ1이 0인 경우에 위상동기화가 확립되었을 때의 정규화기(206)의 출력값을 θ0이으로 한다. 다음에, 분주수가 임의의 값에서 상기 분주수N으로 변경될 때, 초기값θ1로서 θ0또는 그의 근사값은 분주수N의 세트와 동시에 설정되므로, 동기화확립이 한층더 고속으로 가능하게 된다.
도 6a 및 도 6b에 도시한 실시예에 있어서 가변분주기인 카운터(16)이 가변분주수M을 갖는 모듈로M카운터 및 분주수C를 갖는 프리스케일러와의 종속접속에 의해 구성되어 있는 경우, 총분주수Nt는 Nt=C·M으로 된다. 또한, 가변분주수M을 기준미분위상 ΔR로서 사용하는 경우, 모듈로M카운터의 서로 인접하는 표본화값 사이의 차분값인 미분위상을 이 실시예와 같이 K배하여 얻은 값을 발진기 신호미분위상ΔV로 하는 것에 의해서, 본 발명의 목적을 달성할 수가 있다.
도 6a 및 도 6b에 도시한 실시예에 있어서 기준발진기(11), VCO(15) 및 D/A변환기(2l)을 제외한 각부는 범용ECL, MOS 및 TTL 논리IC를 사용해서 용이하게 실장할 수 있다. 또는 부분적으로 신호처리장치를 사용해서 소프트웨어에 의한 신호처리에 의해서 이 실시예의 기능을 실현할 수 있는 것은 물론이다. 또한, 최근의 반도체기술을 사용하는 것에 의해서, 기준발진기와 VCO를 구성하는 공진소자를 제외한 모든구성요소를 모놀리딕 기판상에 1칩으로서 집적할 수 있는 것도 물론이다.
도 8는 프리스케일러로서 가변분주기측에 2모듈러스 프리스케일러를 사용한 경우의 실시예를 도시한 것이다. VCO의 발진주파수가 높은 경우, 2개의 분주수P1, P2를 갖는 2모듈러스 프리스케일러, 분주수M을 갖는 가변분주 메인카운터, 분주수S를 갖는 가변분주 스왈로우(swallow)카운터가 일반적으로 사용된다. 이때, VCO(15)의 발진주파수fvo는 기준 제l클럭주파수를 fr1로 나타내면, 다음의 식 (3)으로 표시된다.
[식 3]
fvo={P2, S +P1, (M-S)}, fr1 = N, fr1 ‥‥‥‥‥‥‥‥‥식 (3)
N은 식 (4)로 표시된다.
[식 4]
N=P2, S +P1, (M-S)=C(PM+S)‥‥‥‥‥‥‥‥‥‥‥‥‥식 (4)
여기에서, P1과 P2의 관계는 다음의 식(5)로 표시된다.
[식 5]
P1=C, P, P2=C, (P+1)‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥식 (5)
P는 2의 P승 또는 10의 P승, C는 P에 대응해서 2진수 또는 10진수중의 하나로 설정되는 경우가 많다. 발진주파수는 적어도 분주수M과 S중의 한쪽을 변경해서 변환해도 좋다. 이 실시예에서는 P1=l28, P2=129, C=1로 설정한다.
주파수 신서사이저(30)은 기준발진기(11), 타이밍클럭 발생부(14), VCO(15), 프리스케일러(71), 스왈로우카운터(72), 메인카운터(73), 표본화미분위상발생부(17), 미분위상비교기(18), 적분기(19), 신호처리부(20), D/A변환기(21)을 포함한다. 도 6a 및 도 6b에 도시한 실시예와 동일한 기능을 하는 부분에는 비트폭이 다르더라도 동일한 부호를 붙인다. 또한, 타이밍클럭 발생부(14) 및 기준발진기(11)에 의해 발생되는 각종 클럭의 주파수는 도 6a 및 도 6b와 마찬가지인 것으로 한다. VCO(15)의 출력신호는 프리스케일러(71)의 CK단자로 공급된다. 프리스케일러(71)은 2개의 분주수P1 및 P2를 갖고, 그중 1개가 그의 M단자로 공급되는 신호에 의해서 선택된다. 프리스케일러(71)은 그의 선택된 분주수에 의해서 CK단자로 공급된 입력신호를 분주하고, 분주한 클럭CP를 선S31상으로 출력한다. 선S31상의 분주클럭CK는 스왈로우카운터(71) 및 메인카운터(73)의 각 CK단자로 공급된다. 예를들면, 도 8에 있어서 fvo가 약 1GHz이고 fr0이 12.8MHz이고 L이 32이며 K가 32인 것으로 가정하면, 상기 식 (3)의 분주수N은 80,000정도로 된다. P1이 128로 설정되어 있으므로, 카운터(72) 및 (73)의 비트수는 각각 7 및 10비트로 된다. 버스선B11상의 분주수N의 하위7비트(S)는 DT단자를 거쳐서 스왈로우카운터(72)로 공급되고, 그의 상위10비트(M)은 DT단자를 거쳐서 메인카운터(73)으로 공급된다. 카운터(72)는 분주수S의 계수가 종료할 때까지 CA단자에서 선S32상으로 출력하는 분주수 선택신호MD에 의해서 프리스케일러(71)의 분주수를 P2로 설정한다. 한편, 카운터(73)도 동시에 계수를 실행하고 있다. 카운터(72)가 계수를 종료하면, 선S32상의 선택신호MD에 의해 프리스케일러(71)의 분주수로서 P1이 선택되고, 그 후 카운터(73)만이 계수를 속행한다. 카운터(73)이 분주수M의 계수를 종료하면, CA단자에서 선S33상으로 출력되는 캐리신호에 의해 분주수S, M이 각각 DT단자를 거쳐서 카운터(72),(73)으로 다시 공급된다. 이 동작과 함께 프리스케일러(71)의 분주수는 P2가 선택되어 카운터(72) 및 (73)은 새로 계수를 개시한다. 카운터(72)의 계수내용은 단자Q0∼Q9에서 버스B32로 출력된다. 카운터(73)의 계수내용은 단자Q0∼Q9에서 버스B31로 출력된다. 버스B16상에서는 버스B32상의 데이타 및 버스B33상의 데이타가 적분되어 17비트의 데이타가 형성되고, 전자는 하위비트를 구성하고 후자는 상위비트를 구성한다. 17비트 데이타는 표본화 미분위상 발생기(17)내의 17비트의 D형 플립플롭(171)의 D단자로 공급된다. 선S33상의 캐리신호는 플립플롭(177)의 S단자로 공급되고, 그것에 의해 선택신호SN을 생성한다. 상술한 가변분주기를 제외하고, 주파수 신서사이저(30)의 구성요소는 도 6a 및 도 6b에 도시한 실시예의 구성요소와 마찬가지이다. 단, 이 실시예에서 분주수N의 비트수가 도 6a 및 도 6b의 실시예보다 4비트 많으므로, 회로블럭(17)∼(19)내의 멀티비트 회로요소, 회로블럭(20)내의 회로요소(201)∼(205)의 회로요소 및 이들 요소를 접속하는 각 버스의 비트수는 4비트 증가되어 있다. D/A변환기(21)의 비트수는 응용시스템에 따라 결정되고, 이 실시예에서는 19비트로 설정된다. 또한, 기준미분위상ΔR로서 식 (4)의 N을 사용한 경우, 표본화 미분위상 발생기(17)내의 승산기(176)에 설정된 정수는 CK이다. 또한, 기준미분위상ΔR로서 식 (4)에서 구한 N/C를 사용한 경우에는 표본화 미분위상 발생기(17)내의 승산기(176)에 설정된 정수는 K이다. 본 발명의 이주파수 신서사이저(30)의 기본동작은 카운터(72),(73)의 내용이 표본화 미분위상 발생기(17)에 의해 표본화되는 것을 제외하고는 도 6a 및 도 6b에 도시한 실시예와 마찬가지이다. 따라서, 이 실시예의 주파수 신서사이저가 본 발명의 목적을 달성할 수 있다는 것은 명백하다.
도 9는 가변분주기측에 2모듈러스 프리스케일러를 사용한 경우의 다른 실시예를 도시한 것이다. 주파수신서사이저(30)은 기준발생기(11), 타이밍클럭 발생부(l4),VCO(15), 2모듈러스 프리스케일러(71), 스왈로우카운터(72), 메인카운더(73), 도 5의 미분위상 발생기(17)에 대응하는 프리스케일러 미분위상 발생부(74), 미분위상 비교기(18), 적분기(19), 신호처리부(20), D/A변환기(21)을 갖는다. 이 실시예의 전체구성은 프리스케일러 미분위상 발생부(74)를 도 8에 도시한 실시예의 표본화 미분위상 발생부(17)대신에 사용하는 것을 제외하고는 도 8에 도시한 구성과 마찬가지이다. 또한, 타이밍클럭 발생부(14) 및 기준발진기(11)에 의해 발생되는 각종 클럭의 주파수는 도 6a 및 도 6b의 대응하는 부분에 의해 발생되는 것과 동일한 것으로 한다. 프리스케일러 미분위상 발생부(74)는 셀렉터(371), 가산기(372), 레지스터(373), 플립플롭(374), 승산기(375)를 갖는다. 8비트의 셀렉터(371)의 A입력단자에는 분주수P1인, B입력단자에는 분주수P2가, S단자에는 분주수 선택신호MD가 각각 공급된다. 셀렉터(371)의 Y출력단자에서는 분주수 선택신호MD에 의해 선택되는 2모듈러스 프리스케일러의 분주수에 대응하는 분주수가 8비트의 버스B371상으로 출력된다. 버스B371상의 신호는 13비트의 가산기(372)의 하위8비트로 공급된다. 가산기(372)의 가산출력은 13비트의 버스B372를 거쳐서 13비트의 레지스터(373)의 D입력단자로 공급된다. 레지스터(373)의 D입력단자의 신호는 C단자로 공급되는 선S31상의 클럭CP에 의해서 Q단자로 전달된 후, Q단자에서 13비트의 버스B37로 출력된다. 버스B373상의 신호는 가산기(372)의 다른 하나의 입력단자로 공급된다. 또, 버스B373상의 신호는 플립플롭(374)의 D단자로 공급되고, C단자로 공급되는 선T1상의 클럭Fr21에 의해 Q단자로 공급되어 13비트의 버스B374로 출력된다. 이 클럭신호Fr21이 플립플롭(374)로 공급된 후, 셀렉터(373)은 그의 R단자로 공급되는 선T2상의 클럭Fr22에 의해 리세트된다. 그 결과, 버스B374상의 신호는 버스B371상의 신호를 클럭CP에 의해 주기1/fir2에 대해서 누적하여 얻은 값과 동일하다. 이 실시예에서는 클럭CP의 주파수는 8MHz이하로 선택되고 주파수fr2는 400kHz이므로, 가산기(372) 및 레지스터(373)에 필요한 비트수는 13개이다. 승산기(375)는 버스B374상의 신호에 K=(25)를 곱하고, 곱한 값을 버스B37로 출력한다. 승산기(375)의 기능은 버스B374의 신호를 상위비트쪽으로 5비트 시프트하고, 시프트한 값을 버스B37로 출력하는 것에 의해서 실현할 수 있다. 버스B37상의 발진기 신호 미분위상정보 ΔV는 미분위상 비교기(18)로 공급된다.
이 실시예에서는 기준미분위상 ΔR로서 식 (4)에 도시한 분주수N을 사용한다. 셀렉터(371)의 A단자 및 B단자로 공급되는 P1, P2 대신에 각각 P1/C, P2/C를 사용한 경우에는 기준미분위상ΔR로서 식 (4)에서 구한 N/C를 사용하거나 또는 승산기(375)의 승수를 CK로 선택한다.
도 9에 도시한 프리스케일러 미분위상 발생부(74)의 효과는 도 8에 도시한 실시예의 표본화 미분위상발생부(17)에 비해 회로규모가 적다는 것이다. 구체적으로, 도 8의 실시예중의 표본화 미분위상 발생기(17)에 있어서 표본화 차분을 산출한 후 캐리보정하는 부분이 그 회로에 의해 처리된 비트수가 저감하여 가산기(372) 및 레지스터(373)으로 이루어지는 누산기로만 구성되어 있고, 또한 이것에 의해 회로에 의해 처리되는 비트수가 저감되고 있다. 그 결과, 본 발명의 주파수 신서사이저를 실장하는 LSI회로의 회로규모 및 소비전력이 저감된다는 효과가 있다.
이상의 도 6a 및 도 6b, 도 8, 도 9에 도시한 실시예에 있어서 기준 제 1 클럭의 주파수fr1과 발진주파수fvo의 관계는 식 (1)에 표시한 바와 같이 다음과 같이 표시된다.
[식 5]
fvo =(N/K), K, fr1‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥식 (5)
일반적으로 이 (N/K)는 비정수로 되지만, 표본화에 의해 버림오차는 이들 주파수사이의 차분 즉 미분위상을 산출하는 것에 의해서 누적되지 않는다. 그 결과, 임의의 1주기 1/fr1에 걸쳐서 미분위상 비교기(18)의 출력을 적분하는 적분기(19)의 출력은 표 3에 도시한 바와 같이 0으로 된다. 즉, 본 발명의 다른 목적을 달성할 수가 있다.
도 10는 도 5에 도시한 톱니형상파 발진기 신호발생부(16)으로서 가변스탭수치 Ns를 갖는 수치제어 발진기를 사용한 경우의 실시예를 도시한 것이다. 주파수 신서사이저(40)은 기준발진기(11), 타이밍클럭 발생부(14), VCO(15), 프리스케일러(71), 수치제어 발진기 미분위상 발생부(75), 미분위상 비교기(18), 적분기(19), 신호처리장치(20) 및 D/A변환기(21)을 갖는다. 이 실시예는 프리스케일러(71) 및 수치제어 발진기 미분위상 발생부(75)를 제외하고는 도 a 및 도 6b의 실시예와 동일한 구성을 갖는다. 타이밍클럭 발생부(l4)및 기준발진기(11)에 의해 발생되는 각종 클럭의 주파수는 도 6a 및 도 6b의 것과 동일한 것으로 한다. 분주수C를 갖는 프리스케일러(71)은 주파수fvo룰 갖는 VCO(15)의 출력신호를 분주하고, 분주클럭CP를 선S41상으로 출력한다.
수치 제어 발진기는 스텝수치Ns를 분주클럭CP에 의해 임의의 1주기 1/fr1에 걸쳐 누적하는 동작을 반복한다. 이 누적최대값을 N으로 하면, 스텝수치Ns는 식 (6)으로 주어진다.
[식 6]
Ns=N/[(fvo/C)(1/fr1)]‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥식 (6)
따라서, VCO(15)의 발진주파수fvo를 변경하기 위해서는 상기 N을 일정하게 하고 스텝수치Ns를 변화시킨다. 여기서, 주파수fvo가 1GHz이고 분주수C가 64이며 주파수fr1이 2.5kHz인 것으로 하면, 식 (6)에 도시한 분모의 값은 1,250으로 된다. 예를 들면, N=1,250×220인 경우 Ns=220으로 된다. 수치제어 발진기의 누적내용을 주파수K·fr1마다 표본화하는 것에 의해, 도 6a 및 도 6b에 도시한 실시예의 표본화 미분위상발생부(17)과 등가인 회로에 의해 미분위상을 구할 수 있다. 그러나, 도 10에 도시한 실시예는 도 9에 도시한 실시예의 프리스케일러 미분위상 발생부(74)와 유사한 수치제어 발진기 미분위상 발생부(75)에 의해 미분위상을 구한다.
수치제어 발진기 미분위상 발생부(75)는 가산기(471), 레지스터(472), 플립플롭(473), 승산기(474)를 갖는다. 인터페이스부(22)로부터의 버스B11상의 20비트의 수치Ns는 26비트 가산기(471)의 하위 20비트로 공급된다. 가산기(471)의 가산출력은 26비트의 버스B417을 거쳐 레지스터(472)의 D입력단자로 공급된다. 26비트의 레지스터(472)의 D입력단자의 신호는 가산기(471)의 다른 하나의 입력단자로 공급된다. 또, 버스B62상의 신호는 C단자로 공급되는 선S41상의 클럭CP에 의해 Q단자로 전달되고, 26비트의 버스B472로 출력된다. 버스B472상의 신호는 26비트의 플립플롭(473)의 D단자로 공급되고, C단자로 공급되는 선T1상의 클럭Fr21에 의해 Q단자로 전달되고, 26비트의 버스B473으로 출력된다. 이 클럭fr21이 플립플롭(473)으로 공급된 후, 셀렉터(472)는 그의 R단자로 공급되는 선T2상의 클럭fr22에 의해 리세트된다. 그 결과, 버스B473상의 신호는 클럭CP에 의해 수치Ns를 주기 1/fr2에 걸쳐 누적하여 얻은 값과 동일하다. 이 실시예에서도 클럭CP의 주파수가 16MHz이하이고 주파수fr2가 400kHz이므로, 가산기(47l) 및 레지스터(472)에 필요한 비트수는 26개이다. 승산기(474)는 버스B473상의 신호에 K=25을 곱하여 31비트의 버스B47로 출력한다. 승산기(474)의 기능은 버스B473상의 신호를 상위비트쪽으로 5비트 시프트하고, 시프트한 신호를 버스B47로 출력하는 것에 의해 실현할 수 있다. 버스B47상의 발진기신호 미분위상정보 ΔV는 미분위상 비교기(18)로 공급된다.
이 실시예에서는 기준미분위상 ΔR로서 식 (4)에 의해 산출된 분주수N, 즉 N=1,250×220을 사용한다. 기준미분위상ΔR로서 N/K=1,250×215을 사용하는 경우는 상기 실시예의 승산기(474)를 생략할 수 있다. 또한, 미분위상 비교기(18)에서 출력되는 비교결과가 응용시스템에 있어서 상위 5비트가 변화하지 않는 경우, 이들 상위 5비트를 생략할 수 있다. 또한, 시스템에서 허용되는 양자화 오차에 따른 신서사이저의 주파수의 변동에 따라 하위비트중의 일부를 생략할 수 있다. 이들 결과를 고려하면, 이 실시예에서는 버스B18의 비트수를 예를들면 20으로 선택하였다.
도 10에 도시한 실시예에서는 가령 C=1 즉 프리스케일러(71)이 바이패스된 경우라도 주파수fvo가 n·fr1(여기서, n은 자연수)의 가능값 중의 하나를 취하면, 식 (6)에 의해 산출된 스텝수치 Ns는 일반적으로 비정수로 되므로, 유한의 길이로는 표시되지 않는다. 그러나 도 10에 도시한 실시예가 본 발명의 상기한 목적을 달성할 수 있는 것은 도 6a 및 도 6b, 도 8 및 도 9에 도시한 실시예와 동일하다.
이상의 실시예에서의 구성요소회로의 비트수 예를들면 카운터 및D/A변환기에 필요한 비트수는 본 발명의 주파수 신서사이저가 적용하는 시스템에 따라 결정되어야 한다. 따라서, 실시예에서 선택되는 비트수는 단지 1예에 불과하다. 또한, 실시예에 있어서의 연산은 2진수 연산으로 실행하고 있지만, 임의의 수를 밑수로 하는 연산에도 본 발명이 유효한 것은 물론이다. 또한, 본 발명의 요지를 이탈하지 않는 범위내에서 각 회로부의 구성을 변경할 수 있는 것도 물론이다.
다음에, 통신장치에 본 발명에 의한 주파수 신서사이저를 사용한 경우의 구성도를 도 11에 도시한다.
도 11에 도시한 통신장치(500)은 도 4∼도 10 및 도 2∼도 28에 따라 설명한 주파수 신서사이저(506)에서 발생되는 발진신호에 따라 정보를 송신하는 송신부(501), 주파수 신서사이저(506)으로부터의 발진신호에 따라 정보를 수신하는 수신부(502), 상기 송신부(501)와 수신부(502) 사이의 정보수수를 제어하고 또한 주파수 신서사이저(506)을 제어하는 장치제어부(503)을 구비한다. 또, 장치(500)은 송수신에 사용되는 안테나(505), 송신신호 및 수신신호를 분파하는 분파기(504)를 더 구비한다. 장치제어부(503)은 상술한 마이크로프로세서를 포함하고, 주파수 신서사이저(506)에 대해 발진주파수를 변경하기 위한 초기값θi 및 분주수 N을 제공할 수 있다. 또, 장치 제어부(503)은 필요에 따라 송신부(501) 및 수신부(502)를 제어할 수 있고, 또한 맨 머신 인터페이스를 포함한다. 송신부(501) 및 수신부(502)는 주파수 신서사이저(506)으로부터의 발진신호에 따라 각각 송신 또는 수신을 실행할 수 있다.
본 발명에 따른 주파수 신서사이저는 고속 주파수 전환을 필요로 하는 이동통신장치에 적합하다. 본 발명에 따르는 그러한 고속주파수 전환이 가능하게 되어 주파수전환이 느린 주파수 신서사이저를 2대 병렬로 마련해서 교대로 동작시켜 고속전환을 도모한 장치보다 소형의 장치를 실현할 수 있다는 효과가 있다.
또, 본 발명에 의한 주파수 신서사이저를 측정장치 등의 각종 장치에 적용할 수 있는 것은 물론이다.
또한, 본 발명에 따르면 주파수 신서사이저의 대부분의 디지탈 회로에 내장되므로, 전체 또는 VCO를 제외한 부분을 LSI칩에 집적시킬 수 있다. 예를들면, VCO를 제외한 회로의 일부 또는 전부를 신호처리장치를 공통으로 사용하여 신호처리를 실행하는 디지탈 신호처리 장치(DSP)로서 형성해도 종다. 따라서, 본 발명은 소형의 주파수 신서사이저 또는 그것을 적용한 소형의 장치를 실현할 수 있다는 효과가 있다.
도 12는 본 발명의 다른 실시예를 도시한 것이다. 도 12의 주파수 신서사이저는 도 5에 도시한 것보다 더욱 향상된 것으로서, 이하 그 향상된 점을 설명한다.
개선되어야 할 문제점 <1>
도 5에 따르면 기준신호에서 발생되는 톱니형상파와 VCO에서 발생되는 파는 서로 동기하지 않으므로, 리세트신호가 동시에 공급되더라도 2개의 톱니형상파의 위상을 완전히 일치시킬 수는 없다. 그 결과, 신호처리장치(20)의 출력은 α으로 되지 않는다. 이 때문에, 주파수 신서사이저의 발진주파수에 가까운 초기값을 IVA변환기로의 입력신호에 직접 가산하여 수속시간을 더욱 단축하고자 하는 경우, 상술한 바와 같은 위상차를 갖는 IVA변환기로의 입력신호에 의해 주파수 신서사이저의 발진주파수가 초기값으로서 주어진 발진주파수에서 멀어져 기대한 바대로의 초기 발진주파수를 발생할 수 없다.
개선되어야 할 문제점 <2>
주파수 신서사이저의 발진주파수의 수속과정에 있어서 수속속도를 고속화하기 때문에 초기 단계에서는 신서사이저의 페루프 이득을 크게 하고 설정종료 단계에서는 발진주파수의 변동을 억제하기 때문에, 페루프이득을 작게 하는 구성의 경우 VCO로의 입력은 2개의 톱내형상파 사이의 위상차 즉 미분위상 비교기(18)의 출력에 의존하므로, 예를 들면 단지 1/2 또는 1/4를 갖는 승산기가 D/A변환기(21)앞에 마련되어 있어도 VCO(15)의 발진주파수도 동시에 변화하는 것에 의해서 발진주파수가 갑자기 변하여 불연속으로 된다.
개선되어야 할 문제점 <3>
상술한 형태의 주파수 신서사이저의 수속점은 두 개의 톱니형상파 사이의 위상관계가 일정한 값으로 되는 위치에서 발견된다. 이 때문에, 2개의 톱니형상파 사이에 원래 위상차가 존재하고 또한 주파수 신서사이저의 발진주파수에 정규의 발진주파수에서 편차가 있는 경우, 상기 2개의 톱니형상파 사이의 위상차가 정확한 위상차로 될 때 주파수 신서사이저의 발진주파수도 발진주파수에서 벗어난 값으로 된다. 따라서, 2개의 톱니형파 사이의 위상차를 주파수 차에 따라 배치하여야 한다. 이 때문에, 보정위상차가 D/A변환기로의 입력신호에 따라 얻어질 때까지 주파수차(오차)가 존재하므로, 수속이 지연되게 된다.
도 12의 실시예는 상기 문제점(1),(2),(3)을 다음의 방법으로 해결한다.
문제점<1>에 대하여 초기값이 주어지는 동안 페루프를 해제하고, D/A변환기의 출력을 외부에서 인가되는 초기값으로 설정한다. 페루프가 해제되고 있는 동안에 위상차 검출기(77)에 의해 위상차를 검출한 후, 외부에서 인가되는 초기값을 이득제어회로(78)에 의해 보정한다.
문제점<2>에 대하여 이득을 전환하기 직전의 VCO를 제어하고 있던 D/A변환기로의 입력값을 기억하고, 이 기억된 값과 신호처리장치(20)의 새롭게 구한 출력사이의 차분값을 승산기에 의해 이득에 제공하고, 저장된 값을 초기값으로서 이득제어회로(78)의 적분기에 입력하고 IVA변환기로의 새로운 입력값으로서 사용한다.
문제점<3>에 대하여 주파수오차 보정기(76)을 마련하다. 주파수오차보정기(76)에서 먼저 VCO발주파수의 주파수 편차성분을 기준주파수에 대하여 검출한다. 그 후, 주파수편차가 소정의 값보다 큰 경우, 주파수오차 보정기(76)은 미분위상 비교기(18)의 출력의 기울기인 주파수편차 성분을 다시 검출하고, 신호처리장치(20)의 출력에 그것을 가산하고 가산한 값을 D/A변환하여 VCO를 직접 제어한다. 그러나, 신호처리 오차가 주파수편차에 비해 크므로, VCO의 발진주파수와 기준신호 사이의 주파수편차가 소정의 값보다 클 때만 주파수편차 성분이 VCO로의 귀환신호로서 작용하도록 회로를 구성한다. 이 방법에 의해, 현재의 주파수 신서사이저의 발진주파수가 발진할 주파수와 소정의 값보다 큰 편차를 갖고 있는 경우, 주파수편차를 직접 D/A변환하고 VCO로의 주파수 제어신호로서 사용한다. 반대로, 현재의 주파수 신서사이저의 발진주파수가 발진할 주파수에 대해 소정의 값보다 발진된 주파수에 대하여 작은 주파수편차를 갖는 경우, 종래와 같이 톱니형상파 사이의 위상차를 D/A변환해서 VCO의 주파수 제어신호로서 사용한다.
위상차 검출기(77), 이득제어회로(78) 및 주파수오차 보정기(76)의 각각을 주파수 신서사이저에 별도로 사용해도 좋다.
상기 실명에 있어저, 톱니형상파 발생기(12)는 톱니형상파 기준신호 발생기(12)에 대응하고, 톱니형상파 발생기(16)은 톱니형상파 발진기 신호발생부(16)에 대응하고, 차분회로(13)은 기준신호 미분위상 발생기(13)에 대응하고, 차분회로(97), 동기화 회로(81) 및 적산회로(82)의 조합을 포함하는 회로는 발진기신호 미분위상 발생부(17)에 대응하고, 감산기(18)은 미분위상 비교기(18)에 대응하고, 디지탈 필터(20)은 신호처리부(20)에 대응한다.
신서사이저(81)은 기준신호fr을 사용하여 2개의 미분위상신호를 서로 동기화시키는 회로이다. 상기 실시예에서 선서사이저에 대응하는 기능은 미분위상발생기(17),(74) 및 (75)에 내장된다. 적산회로(82)는 일정기간동안 동기화회로(81)의 출력을 적산한다.
도 12의 구성에서는 다음의 요소 즉 감산기(18)의 출력(Fsa)에서 주파수오차 보정신호를 발생하는 주파수오차 보정기(76), 상기 주파수오차 보정기(76)의 출력을 상기 디지탈필터(20)의 출력(Dout)에 가산하는 가산기(79), 상기 디지탈필터(20)의 출력(Dout)에서 상기 2개의 톱니형상파 발생기(12),(16)의 출력사이의 초기위상차를 검출하는 위상차 검출기(77), 상기 가산기(79)의 출력(DAGC)와 상기 위상차 검출기(77)의 출력 및 외부에서 인가되는 초기값(Init) 및 제어신호 발생기(80)의 제어신호에서 초기값을 설정하고 루프이득을 변경하는 이득제어회로(78), P 또는 P+1의 분주비로 VCO(15)의 출력을 분주하는 2모듈러스 프리스케일러(71), 기준신호fr, 외부에서 인가되는 분주수N, 상기 톱니형상파 발생기(12),(16)의 각각의 피크신호에서 제어신호를 발섕하는 제어신호 발생기(80)이 도 5와 다른 부분이다.
다음에, 이 실시예의 동작을 설명한다. 다음에서는 설명을 의해, 기준 주파수fr이 12.8MHz로, 프리스케일러 분주비P가 128로, 분주수N이 38,000으로 선택되는 경우를 설명하지만 이들 파라미터는 이들 수치에 한정되지 않고, 이 실시예가 임의의 수치로 설정된 이들 파라미터로 동작할 수 있는 것을 물론이다. 이하, 도4의 "K" 를 "R2" 로 대신한 방법으로 이 실시예를 설명한다.
톱니형상파 발생기(12)는 증가율 즉 분주수R1로 기준주파수fr을 분주하여 발생되는 클럭CLKR1의 상승 에지마다 외부에서 인가되는 분주수N과 동일한 증가율을 갖는 톱니형상파를 생성한다. 톱니형상파 발생기(12)의 현재출력은 차분회로(13)에 의해 이전 타이밍에서의 톱니형상파 발생기(12)의 출력에서 감산된다. 따라서, 차분회로(13)은 클럭CLKR1이 발생될 때마다 일정한 값N을 출력한다. 여기서, 톱니형상파 발생기(12),(16)의 최대값M은 다음식 (7)로 주어진다.
[식 7]
M=N×R2…………………………………………………… 식(7)
각 톱니형상파의 주기T는 다음식 (8)로 주어진다.
<식 8>
T=R1×R2÷fr ………………………………………………식(8)
식 (7) 및 (8)에 있어서 분주수R1(도 9의 분주기(141)의 분주수에 대응) 및 R2(도 9의 분주기(142)의 분주수에 대응)는 임의의 정수이다.
차분회로(13)이 동작될 때 톱니형상파 발생기(l2)의 출력이 최대값M을 초과한 직후의 타이밍에서 N-M이 차분회로(13)의 추력에서 발생된다. 이 실시예에서 M은 이 타이밍에서만 일정한 값 N이 출력되도록 0으로 설정된다. 이 방법에 의해, 위상비교 결과에 포함되는 ±M이상의 위상점프를 방지할 수 있다. 또한, 톱니형상파 발생기(16) 및 차분회로(97)에 있어서도 프리스케일러의 모듈러스 신호(MOD)인 P 또는 P+1이톱니형상파 발생기(12) 및 차분회로(13)에 의해 실행되는 동작과 마찬가지로, 프리스케일러(71)의 출력 CLKP의 상중에지마다 출력된다. 차분회로(97)의 출력은 기준신호fr에 대해 비동기이므로, 이것은 다음에 설명하는 방법으로 동기화희로(81)에 있어서동기/비동기 변환을 실행한다.
도 13은 도 12의 동기화회로(81)의 구성을 도시한 것이고, 도 14도는 동기화회로(81)의 동작을 설명하는 타이밍도이다.
동기화회로(81)은 프리스케일러(71)의 출력CLKP의 상승에지와 동기하여 에지검출기(126)에 의해 발생된 에지신호 CK2E에 의해 세트되는 플립플롭(122), 기준신호fr의 상승에지 CKlRE에서 그의 Q출력으로 플립플롭(122)의 출력을 출력하는 레지스터(123), 일정한 지연시간동안 에지신호 CKlRE를 지연하는 지연회로(125), 지연회로(125)의 출력CK1R-Delay와 레지스터(123)의 출력(b)의 논리곱을 취하는 AND회로(l24),CK2E의 타이밍에서 모듈러스 신호 MOD를 페치하는 레지스터(128), AND회로(124)의 출력(C)의 타이밍에서 레지스터(128)의 출력을 페치하는 레지스터(129), 레지스터(129)의 출력 SYMOD와 레지스터(123)의 출력의 논리곱을 취하는 AND회로(127)로 구성된다. 동기화회로(81)의 출력을 AND회로(127)에서 출력되는 최상위 비트, 레지스터(123)의 Q출력에서 출력되는 최하위비트, 그밖의 비트는 모두 고정값 L이다.
도 14에 도시한 타이밍도는 동기화회로(81)로의 입력신호인 CKlRE, CK2E, MOD, 그의 내부신호인CK1R-Delay, SYMOD, (a), (b), (c), 출력신호b0∼b7을 도시하고 있다. 또, 신호위치를 비교하기 위해, 프리케일러(71)의 출력 CLKP 및 기준신호fr도 도시하고 있다.
CK1RE는 기준신호fr의 상승에지와 동기한 신호이고, CK2E는 CLKP의 상승에지와 동기한 신호이고, CK1R-Delay는 CK2E를 일정시간 지연시킨 신호이다,
이 일정 지연시간은 그것이 레지스터(122)의 지연시간보다 크면 문제없다. 모듈러스신호MOD는 프리스케일러(7l)의 출력CLKP와 동기하여 변환하는 MOD가 "L'' (로우레벨)인 경우 프리스케일러의 분주수가 P인 것을 나타내고, MOD가 ''H'' (하이레벨)인 경우에는 프리스케일러의 분주수가 P+1인 것을 나타낸다.
CK2E의 상승 에지에서 플립플롭(122)의 출력Q는 "H" 로 된다. 플립플롭(122)의 출력Q가 접속된 레지스터(123)의 페치클럭CKIRE는 기준신호fr과 동기한 신호이므로, 이 실시예에서는 12.8MHz의 주파수마다 플립플롭(122)의 Q출력(a)를 페치하고 레지스터(123)의 Q출력(b)로 출력한다.
플립플롭(122)의 출력(a)가 "H" 일 때 CKlRE의 상승에지가 발생한 경우, 레지스터(123)의 Q출력(b)는 "H" 로 된다. 다음에, 레지스터(123)의 Q출력(b)가 ''H'' 일 때 AND회로(124)의 출력(c)는 지연신호CKlR-Delay가 출력되므로 플립플롭(122)의 Q출력(a)는 리세트되어 "L"로 된다. 반대로 플립플롭(122)의 출력(a)가 "L" 일 때 CKlRE의 상승에지가 발생한 경우, 레지스터(123)의 Q출력(b)는 "L"로 되고, AND회로(124)의 출력(c) 및 플림플롭(122)의 Q출력(a)는 "L"을 유지한다. 플립플롭(122)의 출력(a)가 "L" 일때 CKlRE의 상승에지가 발생하는 조건은 CKlRE의 이전의 상승에지에서부터 현재의 상승에지까지의 동안에 CLKP의 상승에지가 발생하지 않았을 때이다.
동기화회로(81)의 동작은 CKlRE의 이전의 상승 에지에서부터 현재의 상승에지까지의 동안에 CLKP의 상승에지가 발생하지 않았을 때, 레지스터(l23)의 Q출력은 "L'' 로 되고, CLKP의 상승에지가 그 기간에서 발생하였을 때 ''H'' 로 된다. 그 결과, 기준신호fr과 원래는 동기하지 않은 CLKP가 그것과 동기하는 신호로 변환된다.
다음에, 동기화회로(81)의 출력은 적산회로(82)로 공급된다. 적산회로(82)는 동기화회로(8l)의 출력을 일정 기간동안 적산한다. 여기서 말하는 일정기간이라는 것은 동기화회로(81)의 출력이 감산회로(13)의 출력타이밍과 일치하도록 하기 위해 R1으로 한다. 따라서, 이 적산회로(82)의 전달특성은 다음의 식(9)로 주어진다.
[식 9]
상기 적산회로(82)의 출력은 상기 감산기(18)로 공급되어 감산회로(13)의 출력과의 차분이 연산된다. 상기 감산기(18)의 출력은 톱니형상파 발생기(12),(16)에서 각각 출력되는 2개의 톱니형상파 사이의 기울기의 차를 나타낸다. 즉, 감산기(18)의 출력을 미분하면, 기준신호fr과의 주파수편차에 비례하는 값이 구해진다.
다음에, 상기 감산기(18)의 출력(Fsa)는 적분기(19) 및 주파수오차 보정기(76)으로 공급된다.
이하, 적분기(19)로 공급되는 신호에 대해서 먼저 설명한다. 적분기(19)의 기능은 주파수오차성분을 적분하는 것이므로, 적분기(19)의 출력은 2개의 톱니형상파 사이의 위상차성분을 출력한다. 적분기(l9)의 전달함수는 다음식 (10)으로 표시된다.
[식 10]
다음에, 적분기(19)의 출력은 디지탈 필터(20)으로 공급된다. 디지탈 필터(20)은 적분기(19)에서 출력되는 위상차성분의 대역폭을 제한하기 위해 마련된 것이다. 디지탈 필터의 구성은 특별히 지정되지는 않지만, 주파수 신서사이저의 수속속도와 주파수 신서사이저의 출력 신호(SYN)에 포함되는 위상지터성분의 관계를 고려하어 최적인 구성을 선택할 필요가 있다. 이 실시예에서는 실현이 용이한 이동 평균구성을 체용하였다. 식 (11)은 디지탈 필터(20)의 전달함수를 나타낸 것이다. 이동평균을 산출하는 범위는 톱니형상파 발생기(12),(16)의 주기T와 동일하게 선택된다.
[식 11]
여기에서, R2는 다음의 식 (12)에 의해 표시된다.
[식 12]
디지탈 필터(20)의 출력(Dout)는 주파수오차보정기(76)의 출력과 가산기(79)에 의해 가산되고, 가산된 값은 이득 제어회로(78)로 공급된다.
도 15는 도 12의 주파수오차보정기(76)의 구성 및 그의 동작을 설명하는 타이밍도이다.
감산기(18)의 출력Fsa의 분기된 다른 하나는 주파수오차보정기(76)으로 공급된다. 주파수오차보정기(76)은 출력Fsa를 적산하는 가산기(230) 및 레지스터(231), 상기 레지스터(231)의 Q출력을 페치하는 레지스터(232), 상기 레지스터(232)의 Q출력이 공급되고 상기 레지스터(232)의 Q출력과의 승산계수를 선택하는 비교기(226), 상기 비교기(226)의 출력에 따라 원하는 계수를 선택하는 셀렉터(234), 상기 셀렉터(234)의 출력과 상기 레지스터(232)의 Q출력과의 승산을 실행하는 승산기(233), 상기 승산기(233)의 출력을 적분하는 가산기(244) 및 레지스터(245)로 구성된다. 도 15에 도시한 4개의 동작클럭 Reset, CKl, CK2, CK3은 도 12에서는 생략되어 있지만, 이들은 모두 타이밍클럭 발생부(14)에서 공급된다. 또한, 제어신호Fcont는 주파수오차보정기(76)의 동작을 제어하기 위해 외부에서 공급된다. 또한 제어신호Fcont는 주파수오차보정기(76)의 동작을 제어하기 위해 외부에서 공급된다.
다음에, 주파수오차보정기(76)의 동작을 설명한다.
주파수오차보정기(76)으로 공급되는 신호Fas와 레지스터(231)의 Q출력은 가산기(230)에 의해 가산된다. 가산기(230)의 출력은 CK1의 타이밍에서 레지스터(231)에 다시 페치된다. 레지스터(231)은 클럭Reset에 의해 리세트되므로, 두개의 인접하는 클럭Reset사이에 포함되는 CK2의 수와 동일한 회수의 가산이 실행된다. 또한, 레지스터(231)의 Q출력은 레지스터(231)이 리세트되기 전인 타이밍CK2에서 레지스터(32)에 페치된다. 따라서, 레지스터(231)에는 일정 기간의 주파수오차성분에 비례한 수치가 축적된다. 일정한 기간은 특히 지정되지는 않지만, 이 실시예에서는 톱니형상파의 주기T와 일치하는 기간을 선택하고 가산회수는 식 (12)로 표시되는 R2로 선택한다.
레지스터(232)의 Q출력은 승산기(233)과 비교기(226)으로 공급된다. 레지스터(232)의 값 X와 주파수오차4f의 관계는 다음의 식 (13)으로 표시된다.
[식 13]
비교기(226)은 주파수오차 Δf의 크기에 따라 보정값의 가산율이 변경되도록 구성한다. 이 실시예에 있어서 주파수오차Δf에 대한 임계값이 ±300kHZ 및 ±150kHz로 설정되는 예를 설명한다.
식 (13)을 사용하면, 비교되는 수치는 ±24,576 및 ±12,288이다. 비교기 (226)은 이들 수치를 2진수로 나타내고, 그의 상위 8비트만 비교하도록 구성한다.
도 16은 도 15도에 도시한 비교기(226)의 진리값표를 도시한 것이다. X<-24,576 또는 X>+24,576일 때, 계수a가 선택되고, -24,576<X<-12,288 또는 12,288<X<24,576일 때 계수b가 선택된다. 또한,-12,288<X<12,288일 때 계수c가 선택된다.
선택되는 계수의 값은 실현하는 수속속도에 의존하고, 특별히 제한되지 않는다.
비교기(226)에서 선택신호가 출력되고, 셀렉터(234)에 의해 선택된 계수가 선택되어 승산기(233)의 하나의 입력으로 공급된다. 승산기(233)의 출력은 가산기(2섞)로 공급된다. 가산기(244) 및 레지스터(245)는 적분기를 구성하고, 주파수 보정값을 기억한다. 또한, 상기 레지스터(245)는 제어신호Fcont에 의해 리세트된다.
주파수오차보정기(76)의 출력FHout는 가산기(79)에 의해 디지탈 필터(20)의 출력과 가산되어 이득제어회로(78)로 공급된다.
도 17은 도 12의 톱니형상파 발생기(12),(16)의 출력에서 위상차를 검출하는 순서를 도시한 것이다. 구체적으로, 도 17은 톱니형상파 발생기(12)의 피크타이밍을 도시한 클럭Kyo1, 톱니형상파 발생기(16)의 피크타이밍을 도시한 Kyo2, 외부에서 인가되는 분주수N, 톱니형상파 발생기(16)의 내부의 분주수Nx, D/A변환기(21)로의 입력, 위상차 검출신호Pcont, 위상차 검출기출력Pout, 분주수 제어신호Ncont, 디지탈 필터(20)의 출력Dout의 타이밍도를 도시한 것이다.
톱니형상파 발생기(16)의 피크타이밍을 도시한 클럭Kyo2의 주기는 톱니형상파 발생기(12)의 피크타이밍을 도시한 클럭Kyo1의 주기T와 거의 동일하지만, 이들 2개의 클럭은 서로 비동기이다. 이 때문에, 도 17에 도시한 바와 같이 외부에서 인가되는 분주수 N이 N0에서 N1로 변경된 경우, 톱니형상파의 도중에 톱니형상파의 기울기가 변화하므로 불연속적인 동작으로 된다는 문제가 발생한다. 이러한 문제를 회피하기 위해서, 분주수가 전환된 직후인 클럭Kyo2의 타이밍에서 분주수 제어신호Ncont가 발생하고, 톱니형상파 발생기(16)의 내부의 분주수Nx를 갱신한다. 이 갱신타이밍과 동시에 D/A변환기(21)로의 입력을 외부에서 인가하는 초기값Init로 변경하고. 위상차 검출기(44)의 출력Pcont를 리세트한다. 이 상태에서 클럭Kyo1의 2개의 펄스후에 위상차 검출신호Pcont를 발생한다. 그동안의 D/A변환기(21)로의 입력은 외부에서 인가되는 초기값Init로 고정된다. 이와 같이 하면, 톱니형상파의 적어도 1주기동안 위상차를 검출할 수 있게 된다.2개의 톱니형상파 사이의 위상차는 클럭Kyo1과 동기해서 디지탈 필터(20)에서 출력되므로, 위상차 검출신호Pcont를사용해서 위상차검출기(77)에 그 값을 유지한다. 따라서, 디지탈 필터(20)의 출력Dout의 순서가 외부에서 인가되는 분주수n이 변경된 점부터 P(0), P(1), P(2),...으로 나타내면, 위상차 검출기(77)에는 P(2)가 저장된다. 위상차 검출기(77)의 출력Pout는 D/A변환기(21)로의 공급을 보정하기 위해서 사용된다. 보정값은 이득제어회로(78)에 의해 결정된다.
도 18은 도 12의 이득제어회로(78)의 구성을 도시한 블럭도이고, 도 19는 루프이득 제어동작을 설명하는 타이밍도이다.
이득제어회로(78)은 2개의 기능 즉 위상차검출기(77)의 출력Pout에 의해 초기값Init를 보정한 값을 설정하는 기능과 외부에서 인가되는 이득제어신호Gain에 의해 루프이득을 변경하는 기능을 갖는다.
이득제어회로(78)은 이득제어신호Gain에 따라서 이득을 지정하는 이득지정회로(235), 상기 이득지정회로(235)에 의해 지정된 이득과 상기 이득제어회로(78)로의 입력신호DAGC를 곱하는 승산기(238), 상기 승산기(238)의 출력과 보정값 기억회로(236)의 출력을 가산하는 가산기(239), 상기 승산기(238)의 출력과 정수β를 곱하는 승산기(237), 상기 승산기(237)의 출력과 보정값 기억회로(236)의 출력을 가산하는 가산기(240), 상기 위상차 검출기(78)의 출력Pout와 상기 이득지정회로(235)의 출력을 곱하는 승산기(246), 외부에서 인가되는 초기값Init와 승산기(246)의 출력과의 차분을 산출하는 감산기(241), 상기 감산기(241)의 출력과 상기 가산기(240)의 출력을 전환하는 셀렉터(242), 상기 셀렉터(242)의 출력을 보존하는 보정값 기억회로(236), 이득제어신호Gain 및 위상보정 제어신호Pget 및 분주수 제어신호Ncont에서 상기 보정값 기억회로(236)으로의 입력을 페치하는 타이밍신호를 발생하는 OR회로(243)으로 구성된다.
이득제어회로(78)의 동작을 도 19의 타이밍도에 따라서 설명한다. 이득제어신호Gain은 루프이득을 전환하는 타이밍을 나타내는 신호이 다. 이득제어신호Gain은 이득지정회로(235)로 공급되고, 이득제어신호Gain의 상승에지에서 미리 정해진 이득전환폭 α에 따라서 이득제어회로(78)의 출력을 갱신한다. 이득전환폭 α는 특정한 값으로 고정될 필요는 없지만, 이 실시예에서는 0.5로 설정한다.
먼저, 분주수 제어신호Ncont에 의해 이득지정회로(235)는 리세트되고 출력은 0으로 되므로, 승산기(238)의 출력도 0으로 된다. 외부에서 인가된 초기값Init는 분주수 제어신호Ncont의 타이밍에서 위상차 검출기(77)의 출력이 0이고, 위상/이득 제어신호 PGcont가 "H" 이므로, 가산기(241) 및 셀렉터(242)를 거쳐서 보정값 기억회로(236)으로 공급된다. 여기에서, 셀렉터(242)의 Y출력은 S입력단자의 신호가 ''H'' 일 때 B입력단자로 공급되는 신호가 선택되고, S입력단자의 신호가 ''L'' 일 때 A단자로 공급된 신호가 선택되는 것으로 한다. 이상의 동작에 의해, 이득제어회로(78)은 외부에서 공급된 초기값Init를 출력하게 된다.
보정값 기억회로에 기억된 값Hos(0)은 최종적으로 다음의 식 (14)로 주어진다.
[식 14]
Hos(0)=Init …………………………………………………… 식(14)
다음에, 위상차 검출이 종료하고 도 17의 위상차 검출신호Pcont가 발생된다. 이 위상차 검출신호Pcont 는위상차 검출이 완료한 것을 나타내는 타이밍이다. 또, 이 위상차가 확정하는 타이밍과 동시에 이득지정회로(235)의 출력을 미리 정해진 값으로 변경한다. 이 값은 수속속도에 의존하므로, 특별히 지정되지 않는다. 그러나, 이 실시예에서는 간단화를 위해서 "1" 로 설정하였다. 다음에 위상차 검출기(77)의 출력Pout는 승산기(246)에 의해 이득지정회로(235)와의 소정의 값과 곱해진다. 그 후, 초기값Init를 승산기(246)의 출력에서 감산기(24)에 의해 감산한다. 이 감산기(241)의 출력은 셀렉터(242)를 거쳐서 보정값 기억회로(236)으로 공급되고, 위상차 검출신호Pcont에 지연을 주는 위상차보정 제어신호 Pget에 의해서 보정값 기억회로(236)에 유지된다.
상기 동작의 결과, 보정값 기억회로(236)에 유지된 값 Hos(1)에는 다음의 식 (15)로 표시되는 바와 같이 초기값 Init에서 위상차 검출기의 출력Pout를 감산한 값이 유지된다.
[식 15]
Hos(1)=Init-Pout………………………………………………식(15)
한편, 톱니형상파 발생기(12),(16)에서 생성되는 2개의 톱니형상파 사이의 위상차는 급격하게 변동하지 않으므로, 다음 샘플의 입력DAGC는 보정값 기억회로(236)에 유지된 값을 가산기(239)에 의해 가산하는 것에 의해서 위상차값이 상쇄되고, 외부에서 설정된 초기값 Init를 기준으로 해서 수속동작이 개시된다.
다음에, 제1회께의 이득전환을 설명한다.
먼저, 위상/이득 제어신호PGcont가 "H" 에서 "L" 로 변화하여 A단자의 신호가 셀렉터(242)의 Y단자로 선택되어 전달된다. 위상/이득 제어신호PGcont가 변화하는 타이밍은 위상차 검출결과를 보정값 기억회로에 기억하는 위상보정 제어신호Pget의 발생후의 타이밍이면 상관없다. 다음에, 승산기(238)의 출력은 정수β와의 승산을 승산기(237)에 의해 연산된다. 상기 정수β는 β=1-α로 주어진다. 이 실시예에서는 α=0.5로 설정되는 경우에 대해서 설명하므로, 여기에서는 β=0.5이다. 승산기(237)의 출력은 가산기(240)에 있어서 보정값 기억회로(236)의 출력과 가산된다. 이득제어신호가 공급될 때, 그의 상승에지에서 셀렉터(242)의 출력이 보정값 기억회로(236)에 페치됨과 동시에, 이득지정회로(235)의 출력이 이전값의 α배로 갱신된다. 그 후, 갱신된 이득지정회로(235)의 출력과 이득지정회로(78)로의 입력이 승산기(238)에 의해 곱해진다. 승산기(238)의 출력은 보정값 기억회로(236)의 출력과 가산되고, 이 가산된 값은 D/A변환기(21)로 공급된다.
이상 기술한 동작의 과정을 다음의 식을 사용하여 설명한다. 이득전환전의 상기 2개의 톱니형상파를 비교한 결과가 DAGC(0)이고, 이득전환 후에 2개의 톱니형상파를 비교한 결과가 DAGC(1)이고, 이득전환전의 초기값을 보정한 값이 Hos(1)이고, 이득 전환후의 보정값이 Hos(2)인 것으로 한다.
이때의 승산기(238)의 출력G는 이득지정회로(78)의 입력DAGC(1)을 사용하여, 다음의 식 (16)으로 나타내어진다.
[식 16]
G=DAGC(1)×α……………………………………………식(16)
이득전환전의 귀환신호Dac(0)은 다음의 식 (17)에 의해 나타내어진다.
<식 17>
DaC(0)=Hos(1)+DAGC(0)………………………………식(17)
이때, 보정값 Hos(1)은 승산기(237)과 가산기(240)에 의해 실행되는 연산에 의해, 식 (l8)에 도시한 바와같이 변경되어 새로운 보정값Hos(2)가 연산된다.
[식 18]
Hos(2)=Hos(1)+(1+α)×DAGC(0)……………………식(18)
다음에, 식 (16)에 도시한 이득전환후의 승산기(238)의 출력G와 이득전환후의 보정값Hos(2)가 가산기(239)에 의해 가산되어, 식 (19)에 도시한 바와 같이 이득전환후의 귀환신호 Dac(1)로 된다.
[식 19]
Dac(1)=G+Hos(2)
=Hos(1)+DAGC(0)+α×(DAGC(0)-DAGC(1))
=Dac(0)+α×(DAGC(0)-DAGC(1)) ……………………식(19)
따라서, Dac(l)이후의 귀환신호는 상기 식 (19)에서 알 수 있는 바와 같이 이득전환전의 값과의 연속성을 유지하고 또 루프이득을 α배를 하는 것이 가능하게 된다.
이득전환은 2회째 이후에도 마찬가지로 실행되어, 이득전환전의 값과의 연속성을 유지할 수 있다. 따라서, 이득을 1,α,α2,α3,...의 형태로 변경할 수 있다.
여기서 설정된 루프이득을 갖는 제어회로(78)의 출력은 D/A변환기(21)에 의해 아날로그 신호로 변환되고, 제어신호로서 VCO(15)의 주파수 제어단자로 공급된다. VCO(l5)의 출력은 분기되고 한쪽은 주파수 신서사이저의 출력(SYN)으로서 출력되고 ,다른쪽은 프리스케일러(71)로 공급된다.
프리스케일러(71)은 톱니형상파 발생기(16)에서 인가되는 모듈러스신호(MOD)에 의해 소정의 분주수(P 또는 P+1)의 주파수 분주를 실행한다. 프리스케일러(71)의 출력은 톱니형상파 발생기(16)으로 공급된다. 이 일련의 루프에 의해 주파수 신서사이저가 소정의 발진주파수에서 발진신호를 발생하게 된다.
이 실시예에서는 프리스케일러(71)이 2개의 분주수를 갖는 경우에 대하여 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고 일정한 분주수를 갖는 프리스케일러에 적용가능하다. 그러한 실시예를 도 20에 도시한다. 도 20의 구성은 제어신호가 톱니형상파 발생기(16)에서 프리스케일러(71)로 공급되지 않고 외부에서 분주수에 반비례하는 수치B가 톱니형상파 발생기(l6)으로 공급되는 것이 도 12의 것과 다른 점이다. 나머지 구성은 동일하므로 그의 상세한 설명은 생략한다. 프리스케일러는 수100MHz 이상의 주파수신호를 발진하는 경우에 필요하므로, 저주파신호를 발진시킬 때는 그것을 생략할 수 있다.
도 21은 본 발명이 종래의 주파수 신서사이저에 적용된 경우의 실시예를 도시한 것이다. 이 실시예에서도 12의 차분회로(13),(97) 및 적분기(19)가 생략되고, 새로이 보정회로(83) 및 차분회로(13)가 마련되어 있다. 보정회로(83)은 감산기(18)의 출력과 디지탈 필터(20) 사이에 삽입되고, 차분회로(13)는 감산기(18)의 출력과 주파수오차보정기(76) 사이에 삽입된다. 보정회로(83)은 두 개의 톱니형상파 발생기(12),(16)의 출력사이의 위상에 의해 발생하는 ±M의 위상점프를 보정하는 기능을 갖는다. 이 기능은 값M을 2의 n승으로 선택하면, 오버플로우를 사용하여 용이하게 실현할 수 있다.
도 22는 비트수 저감회로를 포함하는 본 발명의 다른 실시예를 도시한 것이다. 도 12의 부분과 동일한 기능을 실행하는 것에는 동일한 부호를 사용하고 그의 반복적인 설명은 생략한다. 이하, 도 12의 회로구성과 다른 부분에 대해서 설명한다.
동기화회로(81)의 출력은 감산기(18)로 공급되고, 차분회로(13)의 출력과의 차분이 연산된다. 감산기(18)의 출력은 2개의 톱니형상파 발생기(12),(16)으로부터의 2개의 톱니형상파 기울기의 차를 나타낸다. 즉, 감산기(18)의 출력을 미분하는 것에 의해, 기준주파수fr과의 주파수편차에 비례하는 값이 얻어진다.
다음에, 감산기(18)의 출력Fsa는 적분기(19) 및 주파수오차 보정기(76)으로 공급된다.
이하, 먼저 적분기(19)에 공급된 신호Fsa가 어떻계 처리되는가를 설명한다. 적분기(19)는 주파수오차성분을 적분하도록 마련될 것이므로, 적분기(19)의 출력은 2개의 톱니형상파의 외상차 성분을 출력한다. 적분기(19)의 전달함수는 다음의 식 (20)으로 주어진다.
[식 20]
적분기(19)의 출력은 데시미터(62)로 공급된다. 데시미터(62)는 다음의 식(21)에 나타내는 전달함수를 갖는 필터로서, 표본화율 저감을 실행한다.
[식 21]
데시미터(62)의 출력은 디지탈 필터(20)으로 공급된다. 디지탈 필터(20)의 기능은 도 12에 도시한 것과 마찬가지이다.
다음에, 비트저감회로가 마련된 이유에 대하여 설명한다.
D/A변환기를 사용하여 VCO를 제어하는 경우, D/A변환기의 분해능이 주파수 신서사이저의 주파수 설정정밀도를 결정하는 요소로 된다.
예를들면, VCO의 주파수의 가변제어범위가 40MHz인 경우, 100Hz이하의 설정 정밀도를 얻고자 하면 D/A변환기에 필요한 비트수는 19비트이상으로 된다.
이동통신장치에서는 소형화 및 저소비 전력화가 중요한 과제이므로, 주파수 신서사이저를 반도체 기판상에 직접화하는 것이 요구된다. 그러나, 반도체에 있어서의 소자정밀도 한계로 인해 D/A변환기를 19비트 이상으로 실현하는 것이 곤란하므로, 종래에는 D/A변환하는 비트수를 적당한 방법으로 분할하였다. 예를들면, 19비트는 12비트의 D/A변환기 및 7비트의 D/A변환기에 의해 각각 처리되는 12비트 및 7비트로 분할하고, 그의 출력을 가산하여 최종 아날로그 변환값을 구한다.
이 방법에서는 개개의 D/A변환기의 비트수를 작게 하는 방법이 취해진다. 그러나, 가산에 의해 양자화레벨의 불연속성이 발생하고, 이것은 각각 분리된 D/A변환기를 주파수 신서사이저에 사용하는 경우 바라는 구파수설정 정밀도를 얻을 수 없다.
상기 문제를 해소하기 위해, 이 실시예에서는 일정한 비트수의 테이타 워드 길이를 갖는 입력신호를 상기 비트수보다 짧은 비트수의 신호로 변환하는 비트수 저감회로는 입력신호를 양자화하는 제 1 양자화기, 상기 제 1 양자화기의 출력과 상기 입력신호와의 차분을 입력으로 하는 잡음정형회로, 상기 제 1 양자화기의 출력을 지연시키는 지연외로, 상기 지연회로의 출력과 상기 잡음정형회로의 출력을 가산하는 가산기에 의해구성된다. 구체적으로 제 1 양자화기는 유효비트수를 저감하기 위해 사용된다. 상기 제1양자화기의 출력과 입력신호와의 차분을 상기 잡음정형회로로 공급한다. 그 후, 제 2 양자화기에 의해서 제1양자화기와 동일한 비트수로 저감한다. 그 후, 제 1 양자화기의 출력을 상기 잡음정형회로에 의해 보정하여 비트수를 삭감한다.
이 비트저감의 원리는 다음의 방법으로 설명될 수 있다.
비트수 저감회로로의 입력신호를 x, 제 1 양자화기의 출력을 y, 잡음정형회로의 출력을 e, 비트수 저감희로의 출력을 DA라고 한다.
제 1 양자화기에 있어서 입력 신호x는 그의 하위비트가 제거된다. 결국 오차(b)는 다음의 식 (22)로 나타내어진다.
[식 22]
b=x-y ………………………………………………………… 식(22)
오차b는 잡음정형회로로 공급된다. 잡음정형회로의 전달함수는 다음의 식 (23)으로 나타내어진다.
[식 23]
e=bz-1+(1-z-1)Nq ……………………………………………… 식(23)
여기에서, Nq는 잡음정형회로내에 배치된 제 2 양자화기에서 발생되는 양자화 잡음을 나타내고, i는 잡음정형회로의 차수를 나타내는 것으로, 잡음정형회로가 1차인 경우는 1개(i=l)이고 2차일 경우는 2개(i=2)로된다. 이것은 회로구성에 있어서는 적분기의 수에 대응한다.
제 1 양자화기의 출력y는 출력y의 지연량과 잡음정형회로의 출력e의 지연량이 일치하도록 잡음정형회로의 차수에 대응하는 지연량이 주어진다.
잡음정형회로의 출력e와 지연된 출력y가 가산되므로, 비트수 저감회로의 출력DA는 다음의 식(24)로 나타내어진다.
[식 24]
DA=yz-1+e
=xz-1+(1-z-1)Nq …………………………………………………식(24)
상기 식 (24)에서 비트수 저감회로의 출력DA는 잡음정형 주파수특성에 의해 제 2 양자화기에서 발생되어 곱해진 양자화 잡음(Nq)와 지연입력x를 포함하는 신호인 것을 알 수 있다. 다음에, 출력DA를 아날로그신호로 변흰한 신호를 바라는 저역차단, 특성을 갖는 로우패스필터에 대해서 양자화 잡음을 억제할 수 있다. 이것에 대해서, 바라는 주파수대역에 있어서 실효적으로 양자화잡음이 저감된 회로를 작동하는 것이 가능하다. 여기에서, 잡음 정형된 주파수특성이 곱해진 양자화 잡음은 샘플링 주파수의 1/2주파수에서 피크를 갖도록 분포된다.
또한, 잡음정형효과를 D/A변환기에 사용하는 기술은 Yasuyuki Matsuya, "A 17-bit Oversampling D-to-A Conversion Technology Using Multistage Noise Shaping" , IEEE Journal of Solid-State Circuit, vol.24, No.4, Aug. 1989와 Kuniharu Uchimura, "oversampling A-to-D and D-to-A convertors with Multistage Noise Shaping Modulators" , IEEE Transaction on Acoustics, Speech, and Signal Processing, vol.36, No.12, Dec.1988에 기재되어 있다.
따라서, 상기와 같은 구성의 잡음정형효과를 사용한 비트수 저감회로에 의해서 19비트 이상의 D/A변환기를 필요로 하는 미세한 분해능의 주파수 데이타를 적은 비트수의 디지탈 신호로 변환하고, 비트수가 저감된 디지탈신호를 D/A변환한 후에 로우패스필터를 사용하면, 잡음정형에 의해 고주파수 영역으로 변환된 양자화 잡음은 로우패스필터에 의해 억압하는 것에 의해 적은 비트수의 D/A변환기를 주파수 신서사이저에사용하여도 실효적으로 분해능이 향상된 주파수 신서사이저를 실현할 수 있다.
도 22의 주파수 신서사이저에 있어서, VCO(15)의 발진주파수를 제어하는 회로는 비트수 저감회로(53),비트수 저감회로(53)의 출력을 아날로그신호로 변환하는 D/A변환기(21), D/A변환기(21)의 출력을 받는 로우패스필터(54)를 포함한다.
도 23은 도 22에 도시한 비트수 저감회로(53)의 실시예의 구성을 도시한 블럭도이다.
도 23에 도시한 실시예는 19비트 입력신호를 예를들면 12비트로 나타낼 수 있다. 비트수 저감회로(53)은 19비트 입력신호(Dac)의 하위 7비트(b)를 오차로 간주하고, 잡음정형회로에 의해 하위 7비트를 1개의 비트(e)로 나타내고, 상위 12비트신호(y)와 상기 1비트 신호를 가산하고, 이것을 D/A변환기(21)로 출력하도록 구성된다.
비트수 저감회로(53)은 루프이득이 설정된 이득제어회로(78)의 출력의 유효 정밀도를 유지하면서 비트수저감을 실행한다. 도 23의 비트수 저감회로는 1차 Δ-∑형 오버샘플올 사용합 잡음정형회로를 사용하는 회로로서, 이득제어회로(78)의 출력DAC에 주기적인 변동파형(디서 ; dither)Qn을 가산하는 가산기(65), 가산기(65)의 출력을 받도록 결합되어 미리 정해진 하위비트수를 삭감하는 제 1 양자화기(55), 양자화기(55)의 출력에 소정의 지연량을 지연시키는 지연회로(56), 이득제어회로(78)의 출력DAC에서 양자화기(55)의 출력을 감산하는 감산기(57), 감산기(57)의 출력(b)에서 제 2 양자화기(61)의 출력을 감산하는 다른 감산기(59), 감산기(59)의 출력을 적분하는 적분기(60), 적분기(60)의 출력을 양자화하는 제 2 양자화기(61), 양자화기(61)의 출력(e)와 지연회로(56)의 출력을 가산하는 가산기(58)로 구성된다.
다음에, 비트수 저감회로(53)의 동작을 설명한다. 비트수 저감회로(53)의 동작속도는 특히 제한되지 않지만, 이 실시예에서는 톱니형상파 발생기(l2),(16)에서 발생되는 톱니형상파의 주기보다 충분히 짧은 주기인 fr/4로 설정된다.
주기적인 변동파형Qn은 "디서" 라고 불리며, 이것은 잡음정형효과를 향상시키도록 작용한다. 디서는 필요에 따라서 가산하므로, 그것을 사용하지 않는 경우라도 아무런 문제도 없다. 디서의 크기는 신호성분에 역효과를 미치지 않는 한 상관없다. 여기에서는 양자호기(5)에 의해 버려지는 비트수의 1/4로 한다.
다음에, 가산기(65)의 출력은 양자화기(55)에 의해 하위비트수가 삭감된다. 신호DAC에 필요한 비트수는 VCO의 주파수 가변범위를 40MHz로 가정할 때, 100Hz이하의 분해능을 얻기 위해서는 19비트가 필요하게 된다. 양자화기(55)에 의해 삭감되는 비트수는 특히 한정되지는 않지만, 로우패스필터(54)의 저주파 억압특성에 의해 고주파 잡음을 억제할 수 있는 능력에 의해서 제한된다.
여기서는 이 고주파잡음에 의한 주파수의 어긋남이 30Hz를 초과하지 않도록, 로우패스필터(54)의 차단주파수 10kHz로 설정하고 삭감할 비트수를 7로 설정하였다. 비트를 삭감하는 방법에는 반올림, 버림 등의 방법이 있지만, 이 경우에는 어뗘한 방법을 사용해도 좋다.
양자화기(55)에 의해 하위비트를 삭감한 신호(y)와 출력DAC와의 차분을 감산기(57)에 의해서 연산한다. 감산기(57)의 출력(b)는 양자화기(55)에 의한 양자화오차를 나타낸다. 다음에, 출력(b)는 감산기(59), 적분기(60) 및 양자화기(61)에 의해 구성되는 l차 Δ-∑오버샘플 잡음정형회로로 공급된다. 1차 Δ-∑오버샘플잡음정형회로의 출력(e)는 i가 1일 때 다음의 식 (25)로 주어진다.
[식 25]
e=bz-1+(1-z)Nq …………………………………………………식(25)
여기서, Nq는 양자화기(61)에서 발생되는 양자화 잡음이고, z-1은 샘플링 주기이다.
한편, 제 1 양자화기(55)의 출력(y)는 지연회로(56)에 의해 상기 샘플링 주기에 상당하는 지연이 부여된다. 출력(e)는 제 1 양자화기(55)의 출력(y)를 1샘플링주기만큼 지연시킨 신호와 가산기(58)에 의해 가산되므로, 비트수 저감회로(53)의 출력DA는 i가 1일 때 다음의 식 (26)으로 주어진다.
[식 26]
DA=yz-1e
=xz-1+(1-z-1)Nq …………………………………………식(26)
양자화기(61)에서 발생되는 양자화잡음Nq는 상기 샘플링 주기 1/2의 대역에 걸쳐서 균일하게 분포한다. 비트수 저감회로(53)의 출력은 D/A(21)에 의해 아날로그 신호로 변환된다. D/A변환기(21)의 아날로그출력은 로우패스필터(54)로 공급된다. 따라서, 식(24)로 나타낸 바와 같이, (1-z-1)의 주파수 특성에 의해 고주파영역으로 양자화잡음이 정형화되므로, 샘플링주기보다 충분히 낮은 차단 주파수를 갖는 로우패스필터(54)에 의해 그러한 고주파 잡음성분을 억압할 수 있다.
도 24는 도 22의 비트수 저감회로(53)의 다른 실시예의 구성을 도시한 블럭도이다. 이 실시예는 2차 Δ-∑오버샘플 잡음정형회로를 사용한다. 2차 Δ-∑오버샘플 잡음정형회로를 사용하는 비트수 저감회로는 이득제어회로(78)의 출력DAC에 주기적인 변동파형(디서)Qn을 가산하는 가산기(65), 가산기(65)의 출력을 받도록 결합되고 그 출력에서 미리 정해진 하위비트를 삭감하는 제 1 양자화기(55), 양자화기(55)의 출력을 소정의 지연량만큼 지연시키는 지연회로(56), 이득제어회로(78)의 출력DAC에서 양자화기(55)의 출력을 감산하는 감산기(57), 감산기(57)의 출력에서 제 2 양자화기(61)의 출력을 감산하는 감산기(59), 감산기(59)의 출력을 적분하는 제 1 적분기(60), 적분기(60)의 출력에서 2배 이득회로(63)의 출력을 감산하는 감산기(64), 감산기(64)의 출력을 적분하는 제 2 적분기(62), 적분기(62)의 출력을 양자화하는 제 2 양자화기(61), 양자화기(61)의 출력의 이득을 2배로 하는 2배 이득회로(63), 양자화기(61)의 출력과 지연회로(56)의 출력을 가산하는 가산기(58)로 구성된다.
도 23의 비트수 저감회로와 마찬가지로 입력신호DAC에 주기적인 변동파형Qn을 가산기(65)에 의해 가산한다. 가산기(65)의 출력은 양자화기(55)로 공급되어 그의 하위비트를 삭감한다. 양자화기(55)에 의해 하위비트가 삭감된 신호(y)와 입력신호DAC는 차분을 감산기(57)에 의해 연산한다. 감산기(57)의 출력(b)는 양자화기(55)에서 발생되는 양자화 오차를 나타낸다. 다음에, 출력(b)는 감산기(59), 제 1 적분기(60), 감산기(64), 제 2 적분기(62), 제 2 양자화기(61), 이득회로(63)으로 구성되는 2차 Δ-∑오버샘플 잡음정형회로로 공급된다. 2차 Δ -∑오버샘플 잡음정형회로의 출력(e)는 다음의 식 (27)로 주어진다.
[식 27]
e=bz-2+(1-z-1)2Nq …………………………………………………식(27)
한편, 제 1 양자화기(55)의 출력(y)는 지연회로(56)에 의해 상기 샘플링 주기의 2배에 상당하는 지연이 부여된다.
다음에, 2차 Δ-∑오버샘플 잡음정형회로의 출력(e)는 양자화기(55)의 출력(y)를 그 샘플주기만큼 지연시킨 신호와 가산기(58)에 의해 가산되므로, 비트수 저감회로(53)의 출력DA는 다음의 식(28)로 주어진다.
[식 28]
DA=yz-2+e
=xz-2+(1-z-1)2Nq …………………………………………………식(28)
2차 Δ-Z오버샘플 정형회로를 사용할 때 식 (28)로 나타낸 바와 같이 양자화기(61)에서 발생되는 양자화잡음Nq에 대해서 2차의 주파수특성이 곱해는 형태로 되므로, 로우패스필터(54)에 필요한 저역차단특성을완화할 수 있다.
또한, 로우패스필터(54)의 출력은 VCO(15)의 주파수 제어단자로 VCO(15)의 제어신호로서 공급된다. VCO(15)의 출력은 분기되어 한쪽은 주파수 신서사이저출력SYN으로서 출력되고 다른 한쪽은 프리스케일러(71)로 공급된다. 프리스케일러(71)은 톱니형상파 발생기(16)에서 인가되는 모듈러스신호MOD를 사용하여 VCO로부터의 입력을 소정의 분주수(P 또는 P+1)로 분주한다. 프리스케일러(71)의 출력은 톱니형상파 발생기(16)으로 공급된다. 이 일련의 귀환루프에 의해 소정의 발진주파수로 발진신호를 발생할 수 있는 주파수 신서사이저를 구성한다.
이 실시예에서는 프리스케일러(71)이 2개의 분주수를 갗는 경우에 대하여 설명하였지만 본 발명은 이것에 한정되지 않고, 프리스케일러가 일정한 분주수를 갖는 경우에도 적용할 수 있다.
도 25는 본 발명이 종래의 주파수 신서사이저에 적용된 다른 실시예의 구성을 도시한 블럭도이다. 도 25에 도시한 구성이 도 22에 도시한 실시예와 다른 점은 도 22의 톱니형상파 발생기(16)에서 프리스케일러(71)로 공급되는 제어신호가 없고, 그 대신에 외부에서 분주수에 반비례하는 수치B가 인가되는 점이다. 그 이외의 구성은 동일하므로, 그의 상세한 설명은 생략한다.
도 26은 본 발명이 종래의 주파수 신서사이저에 적용된 또 다른 실시예의 구성을 도시한 블럭도이다. 도1과 마찬가지로 도 22의 가산회로(13),(97) 및 적분기(19)가 제거되는 대신에 보정회로(83) 및 차분회로(84)가 추가되어 있다.
보정회로(83)은 감산기(18)의 출력과 디지탈 필터(20) 사이에 삽입되고, 감산회로(84)는 감산기(18)의 출력과 주파수오차 보정기(76)사이에 삽입된다. 보정회로(83)은 톱니형상파 발생기(12),(16)의 출력 사이의 위상차에 의해 발생하는 ±M이상의 위상차를 보정하는 기능을 갖는다. 이 기능은 상기 값M을 2의 승수로 선택하면, 오버플로우를 사용하는 것에 의해 용이하게 실현할 수 있다.
이상 기술해 은 주파수 신서사이저의 실시예에서는 각 블럭을 개별로 신호처리하는 예를 설명하였지만, 본 발명은 상기 실시예에 한정되지 않는다. 또한, 주파수 신서사이저를 구성하는 즉 톱니형상파 발생기(12),(16), 차분회로(13),(97), 적분기(l9). 디지탈 필터(20), 이득제어회로(78), 위상차 검출기(77), 주파수 보정기(76), 감산회로(84), 보정회로(83), 동기화회로(81), 적분회로(82), 제어신호 발생기(80)의 일부 또는 전부를 DSP(디지탈 신호처리장치)와 같은 연상장치를 공용화해서 상기 요소의 신호처리를 실행하는 구성으로 해도 좋다.
도 27 및 도 28은 각각 초기값을 설정할 수 있는 본 발명에 따른 초기값 설정형 주파수 신서사이저의 실시예를 도시한 블럭도이다.
구체적으로, 도 27은 이전의 주파수 신서사이저의 수속값을 기억하는 기억회로를 갖고, 다음회의 주파수 신서사이저의 발진주파수 설정인 경우 기억된 상기 수속값을 초기값으로서 사용하는 초기값 설정형 주파수 신서사이저의 구성을 도시한 것이다. 이 초기값 설정형 주파수 신서사이저는 각 실시예에서 설명한 바와 같은 주파수 신서사이저(50)과 분주수N을 어드레스로 해서 주파수 신서사이저(50)의 수속결과DAC를 기억하고, 상기 분주수N에 대응하는 다음회의 주파수 신서사이저(50)에 의해 발생되는 발진주파수를 초기값으로서 출력하는 기억회로(48)로 구성된다.
기억회로(48)에 기억되어 있는 내용은 초기상태로서 리세트 또는 주파수 신서사이저의 발진주파수와 전혀 관계없는 수치가 유지되어 있으므로, 전원투입시 또는 장시간이 경과한 경우에 사용될 모든 가능한 분주수N이 자동적으로 설정되고, 각각의 분주수N에 대한 주파수 신서사이저(50)의 수속결과DAC를 라이트한다. VCO의 주파수 제어신호와 발진주파수의 관계는 온도변동 등의 느린 변동이 존재하지만, 상기한 변동은 비교적 느리게 즉 수시간 단위에 걸쳐 진행하므로 기억회로(48)의 내용이 한번 정해지면 기억된 수치는 다음회의 주파수 신서사이저(50)에서 초기값으로 사용할 수 있다. 상기 초기값은 주파수 신서사이저(50)의 Init단자로 공급된다.
도 28은 VCO용 주파수 제어신호와 발진주파수의 관계를 함수로 하여 연산하는 처리장치를 사용하는 실시예를 도시한 것이다. 제 2 초기값설정형 주파수 신서사이저는 각 실시예의 구파수 신서사이저와 동일한 주파수 신서사이저, 분주수 N에 의해 지정된 어드레스에서 주파수 신서사이저의 수속결과를 나타내는 신호DAC를 기억하는 기억회로(48), 분주수N 및 기억회로(48)의 출력에 따라 다음회의 주파수 신서사이저의 발진주파수의 초기값을 연산하는 처리부(연산장치)(49)로 구성된다.
VCO의 주파수 제어선호에 대한 발전주파수의 선형이 양호한 경우, VCO의 주파수 제어신호에 대한 발진주파수의 관계는 1차 함수에 의해 근사할 수 있다. 따라서, 기억회로(48)에 기억된 적어도 2종류의 분주수에 대한 주파수 신서사이저(50)의 수속값에서 VCO의 주파수 제어신호에 대한 발진주파수의 함수의 2개의 파라미터(기울기 및 오프세트값)을 연산할 수 있다. 상기 연산을 실행한 후 연상장치(49)의 출력은 다음회의 주파수 신서사이저(50)의 초기값으로서 입력단자Init에 설정된다.
여기서, VCO의 주파수 제어신호에 대한 발진주파수의 근사함수는 1차 함수로 제한될 필요는 없다. 또한, VCO의 주파수 제어신호에 대한 발진주파수의 선형성의 양부에 따라서 2차 이상의 고차 근사 또는 분주수N에 대한 발진주파수의 상관값을 사용하는 연산방법을 사용할 수가 있다.
다른 실시예에서 본 발명의 주파수 신서사이저를 구성하는 회로의 일부 또는 전부를 반도체 집적회로에 실장해도 좋다.

Claims (23)

  1. 전압 또는 전류에 의해 제어되는 발진주파수를 갖는 발진기, 소정 주파수의 기준신호의 미분위상에 대응하는 값을 제 1 미분위상으로서 출력하는 제 1 미분위상 발t생수단, 상기 발진기의 출력에 대응하는 발진신호에서 위상정보를 추출하고 이 위상정보를 제 2 미분위상으로서 출력하는 제 2 미분위상 발생수단, 상기 제 1 과 제 2 미분위상 사이의 차분을 산출하는 비교수단, 상기 비교수단의 출력을 적분하는 신호처리수단 및 상기 발진기를 제어하기 위해서 상기 신호처리수단의 출력을 전압 또는 전류로 변환하는 수단을 포함하는 주파수 신서사이저.
  2. 제 1 항에 있어서, 상기 제 2 미분위상 발생수단은 상기 발진신호를 반복주파수 fr(fr은 임의의 주파수)로 주기당 K회 표본화하고 상기 발진신호의 위상정보를 톱니형상파 형태로 반복해서 발생하는 수단 및 상기 표본화된 발진신호중의 인접하는 위상정보 사이의 차분을 산출하고 이 차분을 상기 제 2 미분위상으로서 출력하는 수단을 구비하는 주파수 신서사이저.
  3. 제 1 항에 있어서, 상기 제 1 미분위상 발생수단은 소정 주파수의 기준신호를 발생하는 기준신호 발생수단 및 상기 기준신호에서 위상정보를 추출하고 이 위상정보를 제 1 미분위상으로서 출력하는 수단을 구비하는 주파수 신서사이저.
  4. 제 3 항에 있어서, 상기 제 1 미분위상 발생수단은 상기 기준신호를 반복주파수 fr(fr은 임의의 주파수)로 주기당 K회 표본화하고 상기 기준신호의 위상정보를 톱니형상파 형태로 반복해서 발생하는 수단 및 상기 표본화된 기준신호중의 인접하는 위상정보 사이의 차분을 산출하고 이 차분을 상기 제 2 미분위상으로서 출력하는 수단을 구비하는 주파수 신서사이저.
  5. 제 4 항에 있어서, 상기 제 2 미분위상 발생수단은 상기 발진신호를 상기 반복주파수 fr로 주기당 K회 표본화하고 상기 발진신호의 위상정보를 톱니형상파 형태로 반복해서 발생하는 수단 및 상기 표본화된 발진신호중의 인접하는 위상정보 사이의 차분을 산출하고 이 차분을 상기 제 2 미분위상으로서 출력하는 수단을 구비하는 주파수 신서사이저.
  6. 제 2 항에 있어서, 상기 제 2 미분위상 발생수단은 상기 발진기의 출력을 분주수N으로 분하는 분주수단, 상기 분주수단으로부터의 출력신호를 주파수fr2(=K·fr1, 상기 값 fr1은 fv가 상기 발진기의 발진주파수를 나타낼 때에 fv=N·fr1을 만족시키고, K와 N은 자연수)의 주기마다 표본화하여 미분위상을 구하는 수단 및 상기 구한 미분위샹을 K배하고 그 승산값을 상기 제 2 미분위상으로서 출력하는 수단을 구비하고, 상기제 1 미분위상 발생수단은 제 1 미분위상값으로서 상기 비교수단의 입력에 N을 설정하는 수단을 구비하는 주파수 신서사이저.
  7. 제 2 항에 있어서, 상기 제 2 미분위상 발생수단은 분주수C를 갖는 프리스케일러 및 상기 프리스케일러의 출력을 가변분주수Nd(Nd는 자연수)로 또 분주하는 모듈로 Nd카운터를 구비해서 상기 발진기의 출력을 총합분주수 N=C·Nd로 분주하는 프리스케일러식 가변분주기, 상기 프리스케일러식 가변주파수의 출력신호를 클럭으로서 사용해서 상기 분주수C를 주파수fr2=K·fr1(상기 값 fr1은 fv가 상기 발진기의 발진주파수를 나타낼 때에 fv=N·fr1을 만족시키고, K와 N은 자연수)의 1주기동안 누적하는 수단, 상기 누적한 값을 K배하고 그 승산값을 상기 제 2 미분위상으로서 출력하는 수단을 구비하고, 상기 제 1 미분위상 발생수단은 제 1 미분위상값으로서 상기 비교수단의 입력에 N을 설정하는 수단을 구비하는 주파수 신서사이저.
  8. 제 2 항에 있어서, 상기 제 2 미분위상 발생수단은 분주수P1=CP(P는 자연수)와 분주수 P2=C(P+1)을 갖는 2모듈러스 프리스케일러, 가변분주수M을 갖는 메인카운터 및 가변분주수S를 갖는 스왈로우 카운터를 구비해서 상기 발진기의 출력을 총합분주수 N=P2·S+P1·(M-S)=C(PM+S)=C·Nd(단, Nd=PM+S)로 분주하는 펄스스왈로우식 가변분주기, 상기 2모듈러스 프리스케일러의 출력신호를 클럭으로서 사용해서 상기 스왈로 카운터에서 상기 2모듈러스 프리스케일러로 귀환되는 분주수 선택신호에 따라서 상기 분주수P1 또는 P2를 상기 주파수 fr2=K·frl(상기 값fr1은 fv가 상기 발진기의 발진주파수를 나타낼 때에 fr=N·fr1을 만족시키고, K와 N은 자연수)의 1주기동안 누적하는 수단 및 상기 누적한 값을 K배하고 그 승산값을 상기 제 2 미분위상으로서 출력하는 수단을 구비하고, 상기 제 1 미분위상 발생수단은 제 1 미분위상값으로서 상기 비교수단의 입력에 N을 설정하는 수단을 구비하는 주파수 신서사이저.
  9. 제 2 항에 있어서, 상기 제 2 미분위상 발생수단은 상기 발진신호의 위상정보에 대응하는 값으로서 소정의 값Ns를 출력하는 수단을 구비하는 주파수 신서사이저.
  10. 제 9 항에 있어서, 상기 제 2 미분위상 발생수단은 상기 발진기의 출력을 분주수C로 분주하는 프리스케일러, 상기 프리스케일러에 의해 분주된 신호를 클럭으르서 사용해서 가변스텝수Ns를 누적하고 상기 가변스텝수Ns를 주파수fr2=K·fr1(상기 값fr1은 fv가 상기 발진기의 발진주파수를 나타낼 때에 fv=N·fr1을 만족시키고, K와 N은 자연수이며, Ns는 Ns=C·N·fr1/fv로 표시된다)의 주기마다 표본화해서 미분위상을구하는 수단 및 상기 구한 미분위상을 K배하고 그 승산값을 상기 제 2 미분위상으로서 출력하는 수단을 구비하고, 상기 제 1 미분위상 발생수단은 제 1 미분위상값으로서 상기 비교수단의 입력에 Ns를 설정하는 수단을 구비하는 주파수 신서사이저.
  11. 제 9 항에 있어서, 상기 제 2 미분위상 발생수단은 상기 발진기의 출력을 클럭으로서 사용해서 주파수 fr2=K·fr1(상기 값fr1은 fv가 상기 발진기의 발진주파수를 나타낼 때에 fv=N·fr1을 만족시키고, K와 N은 자연수이며, Ns는 Ns=N·fr1/fv로 표시된다)의 1주기동안 분주수Ns를 누적하는 수단 및 상기 구한 미분위상을 K배하고 그 승산값을 상기 제 2 미분위상으로서 출력하는 수단을 구비하고, 상기 제 1 미분위상 발생수단은 제 1 미분위상값으로서 상기 비교수단의 입력에 Ns를 설정하는 수단욜 구비하는 주파수 신서사이저.
  12. 제 1 항에 있어서, 상기 신호처리수단은 적분값을 필터링하는 수단을 구비하는 주파수 신서사이저.
  13. 제 1 항에 있어서, 상기 신호처리수단은 적분값에 소정 값을 가산하는 수단을 구비하는 주파수 신서사이저.
  14. 제 1 항에 있어서, 분주수N의 변화를 검출하는 제어신호 발생수단 및 상기 제어신호 발생수단의 출력에 따라서 상기 제 1 미분위상 발생수단의 출력과 상기 제 2 미분위상 발생수단의 출력 사이의 위상차를 검출하고 상기 전압제어 발진기의 제어값으로서 미리 주어진 초기값을 상기 위상차에 따라서 보정하는 위상차검출수단을 더 포함하는 주파수 신서사이저.
  15. 제 1 항에 있어서, 외부에서 입력되는 이득제어신호에 대응해서 상기 주파수 신서사이저의 페루프 이득을 변경하는 이득제어수단을 더 포함하는 주파수 신서사이저.
  16. 제 1 항에 있어서, 일정기간에 있어서 상기 비교수단으로부터의 출력신호의 변화량(미분값)을 구하고,이 변화량에 따라서 상기 발진기의 제어신호를 보정하는 주파수오차 보정수단을 더 포함하는 주파수 신서사이저.
  17. 제 1 항에 있어서, 분주수N의 변화를 검출하는 제어신호 발생수단, 상기 제어신호 발생수단의 출력에 따라서 상기 제 1 미분위상 발생수단의 출력과 상기 제 2 미분위상 발생수단의 출력 사이의 위상차를 검출하고 상기 전압제어 발진기의 제어값으로서 미리 주어진 초기값을 상기 위상차에 따라서 보정하는 위상차 검출수단, 외부에서 입력되는 이득제어신호에 대응해서 상기 주파수 신서사이저의 페루프 이득을 변경하는 이득제어수단 및 일정기간에 있어서 상기 비교수단으로부터의 출력신호의 변화량(미분값)을 구하고 이 변화량에 따라서 상기 발진기의 제어신호를 보정하는 주파수오차 보정수단을 더 포함하는 주파수 신서사이저.
  18. 제 1 항에 있어서, 상기 변환하는 수단은 상기 신호처리수단의 출력신호를 양자화하는 제 1 양자화기, 상기 제 1 양자화기의 출력과 상기 신호처리수단의 출력신호 사이의 차분을 산출하는 제 1 감산기, 상기 제 1 감산기의 출력을 입력으로서 받는 잡음정형회로, 상기 제 1 양자화기의 출력을 지연시키는 지연회로, 상기 지연회로의 출력과 상기 잡음정형회로의 출력을 가산하는 가산회로, 상기 가산회로의 출력을 아날로그 신호로 변환하는 D/A변환기 및 상기 D/A변환기의 출력을 필터링하고 이 필터링된 출력을 상기 전압제어 발진기에 입력신호로서 공급하는 필터수단을 구비하는 주파수 신서사이저.
  19. 제 18 항에 있어서, 상기 제 2 미분위상 발생수단은 상기 발진신호를 반복주파수 fr(fr은 임의의 주파수)로 주기당 K회 표본화하고 상기 발진신호의 위상정보를 톱니형상파 형태로 반복해서 발생하는 수단 및 상기 표본화된 발진신호중의 인접하는 위상정보 사이의 차분을 산출하고 이 차분을 상기 제 2 미분위상으로서 출력하는 수단을 구비하는 주파수 신서사이저.
  20. 제 18 항에 있어서, 상기 제 1 미분위상 발생수단, 상기 제 2 미분위상 발생수단, 상기 비교수단, 상기 신호처리수단, 상기 제 1 양자화기, 상기 제 1 감산기, 상기 잡음정형회로, 상기 지연회로, 상기 가산회로 및 상기필터수단의 신호처리의 일부 또는 전부를 실행하고 공용하는 연산장치를 갖는 디지탈 신호 처리장치(DSP)를 더 구비하는 주파수 신서사이저.
  21. 제 18 항에 있어서, 상기 전압제어 발진기의 수속시의 상기 제 1 양자화기의 입력값을 상기 분주수에 대응하는 어드레스에 기억하는 기억회로 및 상기 전압제어 발진기의 발진주파수가 새로 설정될 때에 동작가능하게 되고, 상기 기억회로에서 기억되어 있는 값을 리드하고, 상기 전압제어 발진기의 발진주파수의 초기값으로서 이 리드된 값을 설정하는 수단을 더 구비하는 주파수 신서사이저.
  22. 제 18 항에 있어서, 상기 전압제어 발진기의 수속시의 상기 제 1 양자화기로의 입력값을 상기 분주수에 대응하는 어드레스에 기억하는 기억회로 및 상기 새로 설정하는 분주수와 상기 기억회로에 기억된 값에 따라서 상기 전압제어 발진기의 발진주파수의 초기값을 산출해서 출력하는 처리수단을 더 구비하는 주파수 신서사이저.
  23. 제 1 항∼제 17 항, 제 18 항, 제 19 항, 제 20 항, 제 21 항, 제 22 항중 어느 한항에 있어서, 상기 주파수 신서사이저는 반도체 집적회로를 포함하는 주파수 신서사이저.
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