KR970005698B1 - 캐패시터 내장형 반도체 패키지 - Google Patents

캐패시터 내장형 반도체 패키지 Download PDF

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KR970005698B1 KR1019930030619A KR930030619A KR970005698B1 KR 970005698 B1 KR970005698 B1 KR 970005698B1 KR 1019930030619 A KR1019930030619 A KR 1019930030619A KR 930030619 A KR930030619 A KR 930030619A KR 970005698 B1 KR970005698 B1 KR 970005698B1
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Abstract

내용 없음.

Description

캐패시터 내장형 반도체 패키지
제1도 및 제2도는 종래 반도체 패키지의 디커플링 패캐시터 접속 구조도.
제3도 내지 제5도는 본 발명에 의한 캐패시터 내장형 반도체 패키지를 설명하기 위한 도면으로서,
제3도는 본 발명 패키지의 내부 구조를 보인 단면도 이고,
제4도는 제3도의 A부 상세도 이며,
제5도의 (a)(b)는 본 발명 패키지의 주요 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 칩 11a : 패드
12 : 리드 프레임 12a : 리드
12a-1 : 전원 단자 12a-2 : 접지 단자
13, 13' : 금속 와이어 14 : 패키지 몸체
20 : 디커플링 캐패시터 20a, 20b : 전극
본 발명은 반도체 패키지에 관한 것으로, 특히 반도체의 자체 노이즈 감쇄용을 사용되는 디커플링 캐패시터(DECOUPLING GAPACITOR)를 패키지 내에 일체로 내장시켜 그 효과를 극대화 하고, 패키지 실장을 단순화함과 아울러 실장면적을 김소시킬 수 있도록 한 캐패시터 내장형 반도체 패키지에 관한 것이다.
일반적으로 알려지고 있는 반도체 패키지는 그 몸체의 외부로 돌출된 리드를 이용하여 기판에 실장되어 소기의 동작을 하게 된다.
이때, 소자 구동시 인덕턴스 또는 레지스턴스에 의한 전원 임피던스의 영향으로 노이즈가 발생(이는 특히 고집적, 고속, 저전압용 소자에서 대두되고 있는 문제임)하게 되는데, 이를 방지하기 위하여 디커플링 캐패시터를 기판에 실장된 반도체 패키지에 접속하여 전원 임피던스의 영향을 감소시키는 방법을 취하고 있다.
이러한 종래 반도체 패키지의 디커플링 캐패시터 접속 구조가 제1도 및 제2도에 도시되어 있는 바, 이를 간단히 살펴보면 다음과 같다.
제1도는 그 한 예를 보인 것으로, 이는 소자(1)의 외부에서 그 소자(1)의 전원 단자(2)와 접지 단자(3)사이에 디커플링 캐패시터(4)를 하드 웨어 상태에서 와이어(5)로 연결하여 설치한 구조로 되어 있다.
또한, 제2도는 종래 디커플링 캐패시터의 다른 접속예를 보인 것으로, 도시한 바와 같이, 이는 기판(6)상의 소자(1) 하부에 디커플링 캐패시터(4)를 장치하여 기판(6)의 패턴으로 소자(1)와 접속한 구조로 되어 있다.
상기와 같이 각각 소자(1)와 접속된 디커플링 캐패시터(4)는 소자 구동시의 전원 임피던스에 의한 노이지를 감쇄시키는 작용을 하게 된다.
그러한, 상기한 바와 같이 종래의 디커플링 캐패시터 접속 구조에 있어서는 소자(1)와 와이어(5) 또는 기판의 패턴으로 접속, 연결되는 구조로서 그 작용효과가 좋지 않다는 문제가 있었고, 또 소자(1)의 외부에서 별도로 부착하여야 함에 따른 실장 작업의 불편함이 있었으며, 기판(6)에 디커플링 캐패시터(4)를 장착하기 위한 별도의 패턴을 형성하여야 한다는 등의 문제가 있었다.
이를 감안하여 창안한 본 발명의 목적은 디커플링 캐패시터를 패키지 내에 일체로 내장시켜 패키지의 실장시 별도의 디커플링 캐패시터 장착 작업을 제거함으로써 실장 작업의 단순화를 도모하고, 실장 면적을 감소시키며, 디커플링 패캐시터의 효과를 극대화시킨 캐패시터 내장형 반도체 패키지를 제공함에 있다.
상기와 같은 본 발명이 목적을 달성하기 위하여, 반도체 칩과; 상기 반도체 칩의 외부로의 신호 접속경로를 이루는 리드 프레임과; 상기 리드 프레임과 상기 반도체 칩 사이에 위치한 디커플링 캐패시터와; 상기 리드 프레임의 리드와 상기 반도체 칩의 패드를 연결하는 다수개의 금속 와이어와; 상기 캐패시터의 양 전극을 리드 프레임의 전원단자와 접지단자에 전기적으로 연결하는 수단을 포함하여 구성하는 것을 특징으로 하는 캐패시터 내장형 반도체 패키지가 제공된다.
이와 같이 된 본 발명에 의한 캐패시터 내장형 반도체 패키지를 패키지 내부에 전원 임피던스의 영향을 감쇄시키는 디커플링 캐패시터를 일체로 내장시킨 것으로, 반도체 칩의 가장 인접된 부분에 디커플링 캐패시터가 부착됨에 따라 그 효과를 극대화시킬 수 있다는 효과가 있고, 또 종래와 같은 별도의 디커플링 캐패시터 장착 작업을 할 필요가 없고 패키지만을 장착하면 도므로 실장 작업이 단순화 된다는 효과가 있으며, 기판의 디자인 간소화에 기여하는 효과도 있다.
이하, 상기한 바와 같은 본 발명에 의한 캐패시터 내장형 패키지를 첨부도면에 의거하여 보다 상세히 설명 한다.
첨부한 제3도는 본 발명에 의한 반도체 패키지의 내부 구조를 보인 단면도 이고, 제4도는 제3도의 A부 상세도 이며, 제5도의(a)(b)는 본 발명에 의한 반도체 패키지의 주요 공정도로서, 이에 도시한 바와 같이, 본 발명에 의한 캐패시터 내장형 반도체 패키지는 반도체 칩(11)과, 상기 칩(11)의 외부로의 신호 접속 경로를 이루는 리드 프레임(12) 및 이 리드 프레임(12a)의 리드(12a)와 반도체 칩(11)의 패드(11a)를 연결하는 다수개의 금속 와이어(13)와, 상기 반도체 칩(11)을 에워 싸도록 형성되는 패키지 몸체(14)를 구비한 것에 있어서, 상기 반도체 칩(11)이 부착되는 리드 프레임(12)의 패들(12b)위에 디커플링 캐패시터(20)을 부착하고, 상기 디커플링 캐패시터(20)의 양 전극(20a)(20b)을 리드 프레임(12)의 전원 단자(12a-1)와 접지 단자(12a-2)에 와이어(13')로 연결, 접속하여 디커플링 캐패시터(4)를 패키지 내에 내장시킨 것을 특징으로 하고 있다.
상기와 같이 구성된 본 발명에 의한 캐패시터 내장형 반도체 패키지의 제조과정은 일반적인 반도체 패키지의 제조 과정과 동일하게 이루어지나, 다만 여기서 리드 프레임(12)의 패들(12b)위에 반도체 칩(11)을 부착하기 전에 먼저 디커플링 캐패시터(20)을 부착한 후, 이 디커플링 캐패시터(20)위에 반도체 칩(11)을 부착하고, 상기 디커플링 캐패시터(20)의 양 전극(20a)(20b)과 리드 프레임(12)의 전원단자(12a-1) 및 접지 단자(12a-2)를 와이어(13')로 연결하여 전기적으로 접속시킨다.
이후에는 일반적인 반도체 패키지 제조 방법에 준하여 와이어 본딩, 몰딩 및 트림/포밍 공정등을 행하여 본 발명의 캐패시터 내장형 반도체 패키지를 제조하는 것이다.
이와 같이 제조된 본 발명에 의한 캐패시터 내장형 반도체 패캐지는 기판에 실장되어 소기의 동작을 하게 되는 데, 이때 별도의 디커플링 캐패시터의 연결없이 사용할 수 있는 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 캐패시터 내장형 반도체 패키지는 패비지 내부에 전원 임피던스의 영향을 감쇄시키는 디커플링 캐패시터를 일체로 내장시킨 것으로, 반도체 칩의 기장 인접된 부분에 디커플링 캐패시터가 부착됨에 따라 그 효과를 극대화시킬 수 있다는 효과가 있고, 또 종래와 같은 별도의 디커플링 캐패시터 장착 작업을 할 필요가 없고 패키지만을 장착하면 되므로 실장 작업이 단순화 된다는 효과가 있으며, 기판의 디자인 간소화에 기여하는 효과도 있다.

Claims (1)

  1. 반도체 칩과; 상기 반도체 칩의 외부로의 신호 접속 경로를 이루는 리드프레임과; 상기프레임과 상기 반도체 칩 사이에 위치한 디커플링 캐패시터와; 상기 리드 프레임의 리드와 상기 반도체 칩의 패드를 연결하는 다수개의 금속 와이어와; 상기 캐패시터의 양 전극을 리드 프레임의 전원단자와 접지 단자에 전기적으로 연결하는 수단을 포함하여 구성하는 것을 특징으로 하는 캐패시터 내장형 반도체 패키지.
KR1019930030619A 1993-12-29 1993-12-29 캐패시터 내장형 반도체 패키지 KR970005698B1 (ko)

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* Cited by examiner, † Cited by third party
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US9496216B2 (en) 2011-12-22 2016-11-15 Samsung Electronics Co., Ltd. Semiconductor package including stacked semiconductor chips and a redistribution layer

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