KR970000965B1 - Gate electrode pattern layout of semiconductor device - Google Patents
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Abstract
Description
제1도는 통상적인 반도체 장치를 게이트 전극 패턴 레이아웃을 중심으로 하여 나타내는 도면이고,1 is a diagram showing a conventional semiconductor device centered on a gate electrode pattern layout,
제2도는 제1도의 레이아웃에서 활성영역 패턴과 전극 패턴 레이아웃만을 나타내는 도면이고,2 is a view showing only the active region pattern and the electrode pattern layout in the layout of FIG.
제3도는 제1도에 나타난 통상적인 게이트 전극 패턴 레이아웃을 사용하여 얻어지는 게이트 전극의 모양을 나타내고,3 shows the shape of the gate electrode obtained using the conventional gate electrode pattern layout shown in FIG.
제4도는 제1도의 레이아웃에서 A-A'선을 따라 절개한 단면도로서, 게이트 전극 형성시 포토레지스트상에서의 광의 진행방향을 나타내는 도면이고,4 is a cross-sectional view taken along the line A-A 'in the layout of FIG.
제5도는 본 발명에 따른 반도체 장치의 게이트 전극 패턴 레이아웃을 나타내는 도면이고,5 is a view showing a gate electrode pattern layout of a semiconductor device according to the present invention,
제6도는 제5도에 나타난 본 발명의 게이트 전극 패턴 레이아웃을 사용하여 얻어지는 게이트 전극의 모양을 나타내고,6 shows the shape of the gate electrode obtained using the gate electrode pattern layout of the present invention shown in FIG.
제7-9도는 본 발명에 따른 반도체 장치에서의 게이트 전극 패턴 레이아웃의 각각 다른예을 보여주는 도면이고,7 to 9 are views showing different examples of the layout of the gate electrode pattern in the semiconductor device according to the present invention;
제10-13도는 본 발명에 따른 게이트 전극 패턴 레이아웃을 형성하는 알고리즘의 일례를 나타내는 도면이다.10-13 are diagrams showing an example of an algorithm for forming the gate electrode pattern layout according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 활성영역 2,2' : 게이트 전극 패턴 레이아웃1: active region 2,2 ': gate electrode pattern layout
3,3' : 게이트 전극 4 : 포토레지스트3,3 ': gate electrode 4: photoresist
5 : 기판표면(산화막) 6 : 필드분리영역5: substrate surface (oxide film) 6: field separation area
11 : 개구부 12 : 금속패턴11 opening 12 metal pattern
13 : 소오스 14 : 드레인13: source 14: drain
Lb, Lb', Ld, Ld' : 게이트 전극 선폭 E : 활성영역 가장자리 부분L b , L b ', L d , L d ': Gate electrode line width E: Edge of active area
C : 활성영역 중심부분C: center of active area
본 발명은 반도체 장치의 게이트 전극 패턴 레이아웃에 관한 것으로서, 상세하게는 MOSFET(metal-oxide-semiconducter field effect transistor)에서의 게이트 전극 형성시 활성영역 가장자리에서 발생되는 노칭(notching)현상을 제거할 수 있는 반도체 장치의 게이트 전극 패턴 레이아웃에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate electrode pattern layout of a semiconductor device, and more particularly, to eliminate notching phenomenon occurring at the edge of an active region when forming a gate electrode in a metal-oxide-semiconducter field effect transistor (MOSFET). A gate electrode pattern layout of a semiconductor device.
반도체 장치가 고집적화됨에 따라 소자분리영역도 축소되어 64M DRAM(64 mega dynamic random access memory)급에서는 0.45㎛, 256M DRAM급에서는 0.25㎛, 더 나아가서 1G(giga) DRAM급에서는 0.1㎛ 내지 0.2㎛정도의 소자 분리 기술이 요구되고 있다.As semiconductor devices become more integrated, the device isolation area is also reduced to 0.45 µm for 64M dynamic random access memory (64M DRAM), 0.25 µm for 256M DRAM, and 0.1 µm to 0.2 µm for 1G (giga) DRAM. Device isolation technology is required.
이와같이 반도체 제조기술이 발달되고 메모리분자의 응용분야가 확장되어감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세 프로세서 기술을 기본으로 한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히 반도체 장치에 있어서의 배선기술은 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나이며, 이러한 배선기술은 메모리의 워드라인과 같은 배선으로도 사용되는 게이트 전극, 소오스(드레인) 확산영역과의 콘택트 및 각 소자를 상호 접속하는 금속배선 등으로 분류된다.As the semiconductor manufacturing technology is developed and the application fields of memory molecules are expanded, the development of large-capacity memory devices is progressing, and the increase in the capacity of such memory devices is based on the microprocessor technology, which is doubled for each generation. It has been promoted by research. In particular, the wiring technology in the semiconductor device is one of the important items in the technology of miniaturization of the memory device, which is a contact with the gate electrode and the source (drain) diffusion region which are also used as the wiring such as the word line of the memory. And metal wirings that interconnect each element.
반도체 장치의 제조공정중 게이트 전극 형성공정을 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the gate electrode forming process of the semiconductor device manufacturing process will be described in more detail.
먼저 반도체 기판상에 게이트 산화막을 개재하여 도전층, 예컨대 불순물이 도우핑된 다결정실리콘층을 형성하고, 상기 도전층 위에 금속실리사이드층, 예컨대 불순물이 도우핑된 다결정실리콘층을 형성하고, 상기 도전층 위에 금속실리사이드층, 예컨대 티타늄 실리사이드층 및 캡핑층, 예컨대 산화막 혹은 질화막을 차례로 순차 적층시킨다.First, a conductive layer, for example, a polysilicon layer doped with impurities is formed on the semiconductor substrate through a gate oxide film, and a metal silicide layer, for example, a polysilicon layer doped with impurities is formed on the conductive layer, and the conductive layer A metal silicide layer such as a titanium silicide layer and a capping layer such as an oxide film or a nitride film are sequentially stacked on the substrate.
다음에 상기 캡핑측, 금속실리사이드층 및 도전층을 식각하는 공정을 수행하게 되는데, 먼저 상기 제1캡핑층 위에 포토레지스트 도포, 마스크 노광 및 현상등의 공정을 거쳐 소정크기의 포토레지스트 패턴(PR)을 형성한 후, 이 포토레지스트 패턴(PR)을 적용하여 상기 캡핑층, 금속실리사이드층 및 도전층을 식각함으로써 패턴을 얻는다. 그후 포토레지스트 패턴을 제거함으로써 상기 도전층 및 금속층으로 이루어지는 게이트전극을 완성하게 된다.Next, a process of etching the capping side, the metal silicide layer, and the conductive layer is performed. First, a photoresist pattern PR having a predetermined size is subjected to a process such as photoresist coating, mask exposure, and development on the first capping layer. After the formation, the pattern is obtained by etching the capping layer, the metal silicide layer and the conductive layer by applying the photoresist pattern PR. Thereafter, the photoresist pattern is removed to complete a gate electrode composed of the conductive layer and the metal layer.
제1도에는 통상적인 반도체 장치를 게이트 전극 패턴 레이아웃을 중심으로 하여 나타나 있는데, 필드분리 영역과 활성영역의 경계(1)와 , 게이트 전극 형성용 패턴 레이아웃(2), 개구부(11), 배선을 위한 금속 패턴(12)등이 나타나 있다.In FIG. 1, a conventional semiconductor device is shown centering on a gate electrode pattern layout. The boundary 1 between the field isolation region and the active region, the pattern layout for forming the gate electrode 2, the opening 11, and the wiring The metal pattern 12 etc. are shown.
제2도에는 제1도에 나타난 통상의 게이트 전극 패턴 레이아웃에서 활성영역과 게이트 전극만을 나타내는데, 활성영역의 중심부분과 가장자리 부분에서의 게이트 전극 선폭이 일정하다. 그러나 실제로 제1도 및 제2도에 나타난 통상의 게이트 전극 패턴 레이아웃으로 형성한 게이트 전극은 제3도에 나타난 바와 같이 활성영역의 가장자리 부분에서 (Lb')의 전극 폭이 중심부분 (Lb)에서보다 작게 되는데, 이는 약 0.05 내지 0.15㎛정도로 작게 된다.2 shows only the active region and the gate electrode in the conventional gate electrode pattern layout shown in FIG. 1, where the gate electrode line widths at the central portion and the edge portion of the active region are constant. In practice, however, the center of the electrode width of the first even and the gate electrode formed in Figure 2 a conventional gate electrode pattern layout shown in the (L b ') from the edge of the active region as shown in FIG. 3 (L b ) Smaller than about 0.05 to 0.15 μm.
상기한 바와 같은 게이트 전극의 중심부분과 가장자리 부분에서의 선폭 차이는 포토리소그래피 공정중 노광시 기판 표면으로부터의 UV광(ultra-violet light) 반사에 의한 것으로 설명되고 있다.The difference in line width at the center portion and the edge portion of the gate electrode as described above is explained by the reflection of UV-violet light from the substrate surface during exposure during the photolithography process.
제4도는 제1도의 A-A'선을 따라 절개하여 얻어지는 단면도로서, 게이트 전극 형성시 포토레지스트상에서의 광의 진행방향을 표시해주고 있다.FIG. 4 is a cross-sectional view taken along the line A-A 'of FIG. 1 to show the traveling direction of light on the photoresist when forming the gate electrode.
소자분리를 위한 필드분리영역(6)은 소자 영역보다 약 0.2 내지 0.4㎛가량 기판 표면(산화막; 5)으로 돌출되어 있으며 활성영역 가장자리 부분에서는 필드분리영역(6)을 구성하는 SiO2막의 프로필(profile)이 경사를 이루고 있어 경사면으로부터의 자외선 반사에 의해 활성영역 가장자리 부분(E)에서의 자외선 세기가 활성영역 중심부분(C)에서의 자외선 세기보다 강하게 되어 포지티브형 포토레지스트(4)를 사용하여 수행되는 포토리소그래피 공정에서의 활성영역 가장자리에서의 노광량이 많아져서 이후 형성되는 게이트 전극폭이 좁아지게 되는 것이다.The field isolation region 6 for device isolation is projected to the substrate surface (oxide film) 5 by about 0.2 to 0.4 µm than the device region, and the profile of the SiO 2 film constituting the field isolation region 6 is formed at the edge of the active region. profile) is inclined so that the ultraviolet ray intensity at the edge portion E of the active region is stronger than the ultraviolet ray intensity at the center portion C of the active region due to the reflection of ultraviolet rays from the inclined surface. In the photolithography process to be performed, the exposure amount at the edge of the active region is increased so that the gate electrode width formed thereafter is narrowed.
또한 MOSFET에서의 소오스(13), 드레인(14)간의 누설전류는 게이트 전극 배선(3)의 선폭에 의해 결정되는 게이트 선폭 길이(Lb,Lb')가 작아질수록 증가하게 되며, 이에 준하여 소자의 성능이 저하되는데, 이는 결국 앞에서 설명한 것과 같이 활성영역 가장자리 부분에서의 게이트 선폭 감소가 소자의 누설전류를 증가시켜서 성능저하를 유발하게 된다.In addition, the leakage current between the source 13 and the drain 14 in the MOSFET increases as the gate line width length L b , L b ′ determined by the line width of the gate electrode wiring 3 decreases. The performance of the device is degraded. As a result, as described above, the reduction of the gate line width at the edge of the active region increases the leakage current of the device, causing the performance degradation.
본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로서, 활성영역 가장자리에서의 게이트 전극 패턴폭 감소에 의한 성능 저하를 방지할 수 있는 반도체 장치의 게이트 전극 패턴 레이아웃을 제공하고자 하는 것이다.An object of the present invention is to solve the above problems, to provide a gate electrode pattern layout of a semiconductor device that can prevent the performance degradation by reducing the gate electrode pattern width at the edge of the active region.
상기 목적을 달성하기 위하여 본 발명에서는 소자분리영역과 활성영역을 한정하기 위한 활성영역 패턴을 가로지르는 반도체 장치의 게이트 전극 패턴 레이아웃에 있어서, 상기 활성영역 가장자리 부분에서의 폭이 상기 활성영역 중심부분에서의 폭보다 일정크기만큼 크게 형성된 것을 특징으로 하는 반도체 장치의 게이트 전극 패턴 레이아웃을 제공한다.In order to achieve the above object, according to the present invention, in the gate electrode pattern layout of a semiconductor device that crosses an isolation region and an active region pattern for defining an active region, a width at an edge portion of the active region is formed at a central portion of the active region. It provides a gate electrode pattern layout of a semiconductor device, characterized in that formed larger than a width by a predetermined size.
특히 상기 게이트 전극 패턴 레이아웃이 포토리소그래픽용 마스크상의 패턴 레이아웃인 것이 가장 바람직하게 적용된다.In particular, it is most preferably applied that the gate electrode pattern layout is a pattern layout on a photolithographic mask.
또한 상기 일정크기는 반도체 기판상에 형성되는 패턴사이즈를 기준으로 0.05 0.15㎛내지 인 것이 바람직하다.In addition, the predetermined size is preferably 0.05 to 0.15㎛ based on the pattern size formed on the semiconductor substrate.
제5도에 본 발명에 따른 반도체 장치의 게이트 전극 패턴 레이아웃(2'-1)의 일례를 나타내었다. 활성영역(1) 가장자리 부분에서의 게이트 형성용 마스크 상의 게이트 전극패턴의 폭이 중심부분에서 Ld대비 Ld'으로 증가되어 있다. 게이트 길이가 0.5㎛인 MOSFET에 있어서, Ld=0.5㎛, Ld'=0.6㎛로 하여 제조한 것이다.5 shows an example of the gate electrode pattern layout 2'-1 of the semiconductor device according to the present invention. An active region (1) formed in the gate width of the gate electrode pattern on the mask for the central part of the edge portion is increased as compared to L d L d '. In a MOSFET having a gate length of 0.5 mu m, it was manufactured with L d = 0.5 mu m and L d '= 0.6 mu m.
제6도는 제5도에 나타난 본 발명의 게이트 전극 패턴 레이아웃(2'-1)을 갖는 마스크를 사용하여 패터닝함으로써, 반도체 기판상에 형성되는 게이트 전극(3')의 모양을 나타내는데 활성영역의 중심부분과 가장자리 부분에서 Lb'≒Lb≒0.5㎛로서 거의 일정한 폭을 유지하고 있다는 것을 알수 있다. 이는 상기 본 발명의 게이트 전극 패턴 레이아웃을 사용하게 되면 포토리소그래피 공정중 노광시 활성영역 가장자리 부분에서 포토레지스트에 대한 노광량의 증가에 따른 게이트 전극 선폭의 감소가 상쇄되기 때문이다. 이와 같이 일정한 선폭을 갖는 게이트 전극을 구비하는 MOSFET는, 전류 구동 능력은 거의 같은 정도를 유지함녀서 누설전류 특성은 월등히 개선된다.FIG. 6 shows the shape of the gate electrode 3 'formed on the semiconductor substrate by patterning using a mask having the gate electrode pattern layout 2'-1 of the present invention shown in FIG. in part with the edge part we can see that it is maintaining a substantially constant width as L b '≒ L b ≒ 0.5㎛ . This is because the use of the gate electrode pattern layout of the present invention cancels the decrease in the line width of the gate electrode due to the increase in the exposure amount to the photoresist at the edge of the active region during exposure during the photolithography process. As described above, the MOSFET including the gate electrode having a constant line width maintains substantially the same current driving capability, and the leakage current characteristics are significantly improved.
제7-9도는 본 발명에 따른 반도체 장치의 게이트 전극 패턴 레이아웃의 다른예를 나타내는 도면으로서, 제7도 및 제9도의 게이트 전극 패턴 레이아웃(2'-2,2'-4)는 활성영역(1) 가장자리로부터 필드분리영역 위까지 마스크 상의 레이아웃 폭의 증가 부분이 연장되어 있는 경우에 대한 것이며, 제8도의 게이트 전극 패턴 레이아웃(2'-3)는 마스크상의 레이아웃 폭의 증가 부분이 활성 필드분리영역 경계부분에서 0.1 내지 0.2㎛가량 안쪽에서부터 시작되는 경우에 대한 것이다. 제7-9도에 나타난 예에 의해서도 제5도에 나타난 예에서와 같이 종래 활성영역의 가장자리 부분에서의 게이트 전극 폭의 감소에 의한 누설전류 증가의 문제가 제거될 수 있다.7 to 9 are views showing another example of the gate electrode pattern layout of the semiconductor device according to the present invention, in which the gate electrode pattern layouts 2'-2 and 2'-4 of FIGS. 1) The case where the increased portion of the layout width on the mask extends from the edge to the field separation region is extended. In the gate electrode pattern layout 2'-3 of FIG. 8, the increased portion of the layout width on the mask is the active field separation. It is about the case where it starts from about 0.1-0.2 micrometer in an area boundary part. 7-9, the problem of leakage current increase due to the decrease in the gate electrode width at the edge of the conventional active region can be eliminated as in the example shown in FIG.
상기 활성영역(1) 가장자리 부분에서의 상기 패턴 레이아웃 폭의 증가는 상기 활성영역과 상기 소자분리 영역의 경계면으로부터 0.5 내지 1.0㎛까지 연장되는 것이 바람직하며, 상기 패턴 레이아웃 폭의 증가가 상기 활성영역 가장자리로부터 상기 소자분리영역쪽으로 소정거리 만큼 연장되는 게이트 전극 패턴 레이아웃등으로도 응용될 수 있다.The increase in the width of the pattern layout at the edge of the active region 1 is preferably extended from 0.5 to 1.0 μm from the interface between the active region and the device isolation region, and the increase in the pattern layout width is at the edge of the active region. It may also be applied to a gate electrode pattern layout and the like extending from the to the device isolation region by a predetermined distance.
본 발명에서와 같은 게이트 전극 패턴 레이아웃 폭의 증가는 활성영역을 한정하는 레이아웃과 활성영역내에서 일정한 폭을 가지도록 되어 있는 게이트 패턴 레이아웃으로부터 소정의 알고리즘에 의한 패턴 레이아웃 생성에 의해 수행될 수 있는데, 바람직한 일예로서; 활성영역을 한정하는 레이아웃을 제1사이징 펙터만큼 작게 하는 제1패턴 형성 단계와, 상기 제1사이징 펙터보다 큰 제2사이징 펙터 만큼 작게 하는 제2패턴형성 단계와, 상기 제2패턴에서 제1패턴을 제거하여 제3패턴을 형성하는 단계와, 상기 제3패턴과 상기 게이트 패턴의 공통부분을 취하여 제4패턴을 형성하는 단계와 , 상기 제4패턴을 제3사이징 펙터 만큼 크게하는 제5패턴 형성단계와, 상기 제5패턴과 상기 게이트 패턴을 포함하는 제6패턴을 형성하는 단계를 포함하는 것이 가능하다.The increase in the width of the gate electrode pattern layout as in the present invention may be performed by generating a pattern layout by a predetermined algorithm from a layout defining an active region and a gate pattern layout having a predetermined width in the active region. As a preferred example; A first pattern forming step of reducing a layout defining an active area by a first sizing factor, a second pattern forming step of reducing a second sizing factor larger than the first sizing factor, and a first pattern in the second pattern Forming a third pattern by forming a third pattern; forming a fourth pattern by taking a common portion of the third pattern and the gate pattern; and forming a fifth pattern that enlarges the fourth pattern by a third sizing factor. The method may include forming a sixth pattern including the fifth pattern and the gate pattern.
제10-13도는 본 발명에 따른 게이트 전극 패턴 레이아웃을 형성하는 알고리즘의 일례를 구체적인 실시예로 나타내는 도면으로서 종래기술로 레이아웃되어 있는 활성영역의 레이아웃(1)과 게이트 전극 레이아웃(2)으로부터 제5도에 나타난 바와 같은 본 발명에서의 게이트 전극 레이아웃(2'-1)을 형성하는 방법의 일례를 보이고 있다. 활성영역의 크기는 3.5㎛×20㎛이며 게이트 전극의 폭은 0.5㎛로 되어있다. 활성영역(1)의 패턴을 각각 0.05㎛/side, 0.65㎛/side 줄인 패턴을 컴퓨터를 이용한 활성영역(1)레이아웃 데이터로부터 생성시킨 것이 (101) 및 (102)이다.(제10도).(101)에서 (102)를 뺀 패턴과 게이트 패턴(2)을 .AND.오퍼레이션 하면 (103)이 생성되며(제11도) (103)을 0.05㎛/side 늘인 패턴이 (104)이고(제12도) (2)와 (104)를 .OR. 오퍼레이션 하면 2'-1과 같은 게이트 패턴 레이아웃이 생성된다.(제13도). 이상과 같은 레이아웃 데이터의 생성 및 크기 조정등은 통상의 컴퓨터를 이용한 레이아웃 소프트웨어에서 손쉽게 얻어질 수 있어서 종래 기술에 따른 레이아웃 데이터로부터 본 발명에서의 레이아웃 데이터를 얻는 것이 매우 용이하다.10-13 are diagrams showing an example of an algorithm for forming a gate electrode pattern layout according to the present invention in a specific embodiment, and from the layout (1) and the gate electrode layout (2) of the active region, which are laid out in the prior art, to the fifth embodiment. An example of a method of forming the gate electrode layout 2'-1 in the present invention as shown in FIG. The size of the active region is 3.5 占 퐉 x 20 占 퐉 and the width of the gate electrode is 0.5 占 퐉. (101) and (102) were generated from the active area 1 layout data using a computer, in which the pattern of the active area 1 was reduced to 0.05 mu m / side and 0.65 mu m / side, respectively. When (AND) operation of the pattern minus (102) and the gate pattern (2) is .AND., (103) is generated (FIG. 11). 12 degrees) (2) and (104). The operation generates a gate pattern layout such as 2'-1 (Fig. 13). The above-described generation and size adjustment of the layout data can be easily obtained in the layout software using a conventional computer, and thus it is very easy to obtain the layout data in the present invention from the layout data according to the prior art.
본 발명에서의 게이트 전극 형성용 레이아웃 생성은 이상과 같이 종래 기술에 의한 레이아웃으로부터 생성될 수 있으며 컴퓨터를 이용한 최초의 게이트 전극 패턴 레이아웃시부터 적용될 수도 있다.The layout generation for forming the gate electrode in the present invention may be generated from the layout according to the prior art as described above, or may be applied from the first gate electrode pattern layout using a computer.
지금까지 종래 기술 및 본 발명의 기술을 설명하는데 있어서, 마스크상의 패턴 디멘젼(dimension)은 반도체 기판상에 형성되는 패턴의 크기로 기술하였는데, 통상 마스크상에서의 디멘젼이 형성되는 패턴 디멘젼의 5배 또는 4배등으로 크게 만들어지는 패턴 감소형의 스텝퍼(stepper)를 사용하는 경우에는 마스크상의 패턴 사이즈가, 형성될 패턴 사이즈의 감소율 만큼 크게 제작되어야 한다.So far, in describing the prior art and the technique of the present invention, the pattern dimension on the mask is described as the size of the pattern formed on the semiconductor substrate, and typically 5 times or 4 times the pattern dimension on which the dimension on the mask is formed. In the case of using a pattern reducing type stepper that is made large by double, the pattern size on the mask should be made as large as the reduction rate of the pattern size to be formed.
상술한 본 발명의 게이트 전극 패턴 레이아웃을 사용하여 게이트 전극을 형성하게 되면 이후 반도체 기판상에 형성되는 게이트 폭이 활성영역내에서 거의 일정하게 형성되므로, 활성영역 가장자리에서의 패턴 노칭현상에 의한 MOSFET 의 펀치 쓰루(punch-through)에 의한 특성 저하를 효과적으로 방지할 수 있으며, 이를 구비하는 MOSFET의 전류 구동 능력은 종래품과 거의 같은 정도를 유지하면서, 칩 동작시에 스텐바이(stand-by) 전류 감소와 누설전류에 의한 소자의 오동작 방지 등으로 소자성능이 월등히 개선된다.When the gate electrode is formed using the above-described gate electrode pattern layout of the present invention, since the gate width formed on the semiconductor substrate is almost constant in the active region, the pattern notching at the edge of the active region Characteristic degradation due to punch-through can be effectively prevented, and the current driving capability of the MOSFET having the same can be almost reduced to that of conventional products, while reducing standby current during chip operation. The device performance is greatly improved by preventing malfunction of the device due to the leakage current.
Claims (6)
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| KR1019930001278A KR970000965B1 (en) | 1993-01-30 | 1993-01-30 | Gate electrode pattern layout of semiconductor device |
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| KR1019930001278A KR970000965B1 (en) | 1993-01-30 | 1993-01-30 | Gate electrode pattern layout of semiconductor device |
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| KR970000965B1 true KR970000965B1 (en) | 1997-01-21 |
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| KR940018938A (en) | 1994-08-19 |
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