Claims (13)
반도체 기판상에 형성되는 소자분리 영역과, 상기 소자분리 영역에 의해 한정되는 활성 영역, 및 상기 활성 영역 내에 형성되면서 상기 소자분리 영역으로 연장되는 게이트 전극을 구비하는 반도체 장치의 게이트 전극 패턴 레이아웃에 있어서, 상기 패턴 레이아웃의 상기 활성 영역 가장자리 부분에서의 폭이 상기 활성 영역 중심 부분에서의 폭보다 크게 형성된 것을 특징으로 하는 반도체 장치의 게이트 전극 패턴 레이아웃.In the gate electrode pattern layout of a semiconductor device having a device isolation region formed on a semiconductor substrate, an active region defined by the device isolation region, and a gate electrode formed in the active region and extending to the device isolation region. And a width at the edge portion of the active region of the pattern layout is larger than a width at the center portion of the active region.
제1항에 있어서, 상기 게이트 전극 패턴 레이아웃이 포토리소그래피용 마스크상의 패턴 레이아웃인 것을 특징으로 하는 반도체 장치의 게이트 전극 패턴 레이아웃.The gate electrode pattern layout of a semiconductor device according to claim 1, wherein said gate electrode pattern layout is a pattern layout on a mask for photolithography.
제1항에 있어서, 상기 패턴 레이아웃 폭의 증가가 상기 기판상에 형성되는 패턴 사이즈를 기준으로 0.05 내지 0.15㎛인 것을 특징으로 하는 반도체 장치의 게이트 전극 패턴 레이아웃.The gate electrode pattern layout of a semiconductor device according to claim 1, wherein an increase in the pattern layout width is 0.05 to 0.15 mu m based on the pattern size formed on the substrate.
제1항에 있어서, 상기 활성 영역 가장자리 부분에서 상기 패턴 레이아웃 폭이 증가되는 부분이 상기 활성영역과 상기 소자분리 영역의 경계면으로부터 0.5 내지 1.0㎛까지 연장되는 것을 특징으로 하는 반도체 장치의 게이트 전극 패턴 레이아웃.The gate electrode pattern layout of a semiconductor device according to claim 1, wherein a portion of the active area edge portion in which the pattern layout width is increased extends from 0.5 m to 1.0 m from an interface between the active area and the device isolation area. .
제1항 또는 4항에 있어서, 상기 패턴 레이아웃 폭이 증가되는 부분이 상기 활성 영역 가장자리로부터 상기 소자분리 영역쪽으로 소정거리 만큼 연장되는 것을 특징으로 하는 반도체 장치의 게이트 전극 패턴 레이아웃.5. The gate electrode pattern layout of claim 1, wherein a portion of the pattern layout width is extended by a predetermined distance from an edge of the active region toward the device isolation region.
제1항 또는 4항에 있어서, 상기 패턴 레이아웃 폭이 증가되는 부분이 상기 활성 영역과 소자분리 영역 경계면으로부터 0.1 내지 0.2㎛ 가량 안쪽에서부터 시작되는 것을 특징으로 하는 반도체 장치의 게이트 전극 패턴 레이아웃.The gate electrode pattern layout of a semiconductor device according to claim 1 or 4, wherein the portion where the pattern layout width is increased starts from about 0.1 to 0.2 µm from an interface between the active region and the device isolation region.
제1항에 있어서, 상기 활성 영역의 가장자리 부분에서의 상기 패턴 폭이, 이후 반도체 상에 형성되는 게이트 폭이 활성 영역내에서 일정하게 형성되도록 증가되는 것을 특징으로 하는 반도체 장치의 게이트 전극 패턴 레이아웃.The gate electrode pattern layout of a semiconductor device according to claim 1, wherein the pattern width at the edge portion of the active region is increased such that a gate width subsequently formed on the semiconductor is uniformly formed in the active region.
제1항에 있어서, 상기 패턴 레이아웃 폭의 증가가 상기 활성 영역을 한정하는 레이아웃과 활성 영역내에서 일정한 폭을 가지도록 되어 있는 게이트 패턴 레이아웃으로부터 소정의 알고리즘에 의한 패턴 레이아웃 생성에 의해 수행되는 것을 특징으로 하는 반도체 장치의 게이트 전극 페턴 레이아웃.The method of claim 1, wherein the increase in the width of the pattern layout is performed by generating a pattern layout by a predetermined algorithm from a layout defining the active region and a gate pattern layout configured to have a constant width within the active region. A gate electrode pattern layout of a semiconductor device.
제8항에 있어서, 상기 소정의 알고리즘이; 상기 활성 영역을 한정하는 레이아웃을 제1사이징 팩터 만큼 작게 하는 제1패턴 형성 단계와' 상기 제1사이징 팩터보다 큰 제2사이징 팩터 만큼 작게 하는 제2패턴 형성 단계와; 상기 제2패턴에서 제1패턴을 제거하여 제3패턴을 형성하는 단계와; 상기 제3패턴과 상기 게이트 패턴의 공통부분을 취하여 제4패턴을 형성하는 단계와; 상기 제4패턴을 제3사이징 팩터 만큼 크게하는 제5패턴 형성 단계와; 상기 제5패턴과 상기 게이트 패턴을 포함하는 제6패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 패턴 레이아웃.9. The system of claim 8, wherein the predetermined algorithm; A first pattern forming step of reducing the layout defining the active area by a first sizing factor; and a second pattern forming step of making the second pattern smaller by a second sizing factor larger than the first sizing factor; Removing a first pattern from the second pattern to form a third pattern; Taking a common part of the third pattern and the gate pattern to form a fourth pattern; A fifth pattern forming step of making the fourth pattern larger by a third sizing factor; And forming a sixth pattern including the fifth pattern and the gate pattern.
반도체 기판상에 형성되는 소자분리 영역과, 상기 소자분리 영역에 의해 한정되는 활성 영역, 및 패턴 레이아웃을 사용하여 상기 활성 영역 내에 형성되면서 상기 소자분리 영역으로 연장되는 게이트 전극을 구비하는 반도체 장치의 게이트 전극 형성방법에 있어서, 상기 게이트 전극이, 상기 활성 영역 가장자리 부분에서의 폭이 상기 활성 영역 중심 부분에서의 폭보다 크게 형성된 레이아웃을 사용하여 패터닝함으로써 형성되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성방법.A gate of a semiconductor device having an isolation region formed on the semiconductor substrate, an active region defined by the isolation region, and a gate electrode formed in the active region using a pattern layout and extending to the isolation region; A method for forming a gate electrode of a semiconductor device, wherein the gate electrode is formed by patterning using a layout in which a width at the edge of the active region is greater than a width at the center of the active region. .
제10항에 있어서, 상기 게이트 전극 패턴 레이아웃이 포토리소그래피용 마스크상의 패턴 레이아웃인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성방법.The method for forming a gate electrode of a semiconductor device according to claim 10, wherein the gate electrode pattern layout is a pattern layout on a mask for photolithography.
제10항에 있어서, 상기 패턴 레이아웃 폭의 증가가 상기 기판상에 형성되는 패턴사이즈를 기준으로 0.05 내지 0.15㎛인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.The method of claim 10, wherein the increase in the pattern layout width is from 0.05 to 0.15 μm based on the pattern size formed on the substrate.
제10항에 있어서, 상기 활성 영역의 가장자리 부분에서의 상기 패턴 폭이, 이후 반도체 상에 형성되는 게이트 폭이 활성 영역내에서 일정하게 형성되도록 증가되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성방법.The method of claim 10, wherein the pattern width at the edge portion of the active region is increased such that a gate width subsequently formed on the semiconductor is uniformly formed in the active region.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.