KR100209363B1 - Method of manufacturing word line of semiconductor device - Google Patents
Method of manufacturing word line of semiconductor device Download PDFInfo
- Publication number
- KR100209363B1 KR100209363B1 KR1019950030480A KR19950030480A KR100209363B1 KR 100209363 B1 KR100209363 B1 KR 100209363B1 KR 1019950030480 A KR1019950030480 A KR 1019950030480A KR 19950030480 A KR19950030480 A KR 19950030480A KR 100209363 B1 KR100209363 B1 KR 100209363B1
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- active region
- semiconductor device
- forming
- oxide film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
본 발명은 반도체소자의 워드선 제조방법에 관한 것으로, T자 형상의 활성영역을 갖는 비대칭 메모리 단위 셀 구조에서 소자분리 산화막의 경계 부분에서의 난반사에 의한 워드선의 왜곡 정도를 보상해주는 방법으로서, 난반사로 변형되는 정도 거리를 양쪽 워드선을 상 하로 이동시켜 워드선의 중심점을 콘택의 중심점과 일치되도록 하였으므로, 워드선 형성이 용이하고, 주변의 기타 충돌과의 공정마진 여유도가 증가되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing word lines of a semiconductor device, and is a method for compensating the degree of distortion of word lines due to diffuse reflection at the boundary of an element isolation oxide film in an asymmetric memory unit cell structure having a T-shaped active region. The distance between the lines is shifted up and down so that the center point of the word line is coincident with the center point of the contact, making it easy to form the word line and increasing the margin of margin with other collisions around. The reliability of the operation can be improved.
Description
제1도는 종래 기술에 따른 반도체소자의 설계 레이아웃도.1 is a design layout diagram of a semiconductor device according to the prior art.
제2도는 제1도의 레이아웃을 이용하여 패턴이 형성된 반도체소자의 레이아웃도.2 is a layout diagram of a semiconductor device in which a pattern is formed using the layout of FIG.
제3도는 제2도에서의 선 I-I에 따른 단면을 이용하여 종래 제조 공정을 설명하기 위한 계략도.3 is a schematic diagram for explaining a conventional manufacturing process using a cross section taken along line I-I in FIG.
제4도는 본 발명에 따른 반도체소자의 설계 레이아웃도.4 is a design layout diagram of a semiconductor device according to the present invention.
제5도는 제4도의 레이아웃에 따른 반도체소자의 워드선 제조방법을 설명하기 위한 개략도.FIG. 5 is a schematic diagram for explaining a word line manufacturing method of a semiconductor device according to the layout of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체기판 2 : 활성영역1: semiconductor substrate 2: active area
3 : 워드선 4 : 비트선 콘택3: word line 4: bit line contact
5 : 소자분리 산화막 6 : 게이트 산화막5: device isolation oxide film 6: gate oxide film
7 : 다결정실리콘층 8 : 감광막7: polycrystalline silicon layer 8: photosensitive film
10 : 노광마스크 11 : 투명기판10: exposure mask 11: transparent substrate
12 : 광차단막 패턴12: light blocking film pattern
본 발명은 반도체소자의 워드선 제조방법에 관한 것으로서, 특히 T자형 활성영역을 갖는 비대칭 셀에서 워드선이 소자분리 산화막의 단차에 의해 나칭등이 발생하는 것을 고려하여 나칭에 의해 손상되는 부분을 보상할 수 있는 정도로 노광마스크의 워드선 패턴을 나칭을 유발하는 소자분리 산화막 쪽으로 이동 형성하여 실제 패턴 형성시 워드선에 대응한 나칭된 감광막패턴 부분을 감안하여 이동시킴으로써 다른 층들과의 공정마진을 향상시킬 수 있는 반도체소자의 워드선 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a word line of a semiconductor device. In particular, in asymmetric cells having a T-shaped active region, a word line is compensated for damages caused by naming in consideration of occurrence of naming or the like due to a step of an element isolation oxide film. To improve the process margin with other layers by moving the word line pattern of the exposure mask toward the device isolation oxide film which causes the naching to the extent that it can be moved, taking the portion of the etched photoresist pattern corresponding to the word line into actual pattern formation. The present invention relates to a method for manufacturing word lines of semiconductor devices.
최근의 반도체소자의 고집적화 추세에 따라 더욱 미세한 패턴 형성이 필요하게 되며, 이러한 미세 패턴 형성 기술은 마스크가 되는 감광막패턴의 형성에 영향을 받는다.According to the recent trend toward higher integration of semiconductor devices, finer pattern formation is required, and such fine pattern formation technology is affected by the formation of a photoresist pattern serving as a mask.
상기 감광막패턴은 노광장치의 정밀도, 광의 파장 등과 같은 많은 제약 요인에 의해 어느 정도 이하의 미세 패턴을 형성할 수 없다.The photoresist pattern may not form a fine pattern below a certain degree due to many constraints such as the precision of the exposure apparatus, the wavelength of light, and the like.
예를 들어, 사용되는 광파장이 각각 436,365 및 248인 G-선, I-선 및 엑시머레이저를 광원으로 사용하는 축소노광장치의 공정 분해능은 약 0.6, 0.3, 0.2정도 크기의 라인/스페이스를 형성하는 정도가 한계이며, 콘택홀의 경우에는 이 보다 더 크게 형성된다.For example, the light wavelengths used are 436,365 and 248, respectively. Process resolution of reduced exposure units using phosphorus G-rays, I-rays and excimer lasers as light sources is about 0.6 , 0.3 , 0.2 The extent to which lines / spaces are about the size is the limit, and in the case of contact holes, they are larger than this.
또한 전하를 저장하는 캐패시터와 트랜지스터로 이루어진 단위 셀을 갖는 메모리소자는 64M DRAM급 이상인 경우 0.35이하의 미세패턴을 가공하여야한다.In addition, a memory device having a unit cell composed of a capacitor and a transistor for storing charges is 0.35 when 64M DRAM or more. The following fine patterns should be processed.
이와 같이 고집적화된 반도체 장치의 미세 패턴을 실제 웨이퍼상에 형성해 나갈 때 노광 마스크상에 형성된 패턴이 웨이퍼 상에서는 설계대로 나타나지 않는 경우가 발생되고, 이는 셀이 고집적화될 수 있도록 심하게 나타나게 된다.When the fine pattern of the highly integrated semiconductor device is formed on the actual wafer, the pattern formed on the exposure mask does not appear as designed on the wafer, which is so severe that the cells can be highly integrated.
제1도 내지 제3도는 종래 기술에 따른 반도체소자의 워드선 제조 방법을 설명하기 위한 도면들로서, T자 형상의 활성영역을 갖는 비대칭셀의 예이며, 서로 연광시켜 설명한다.1 to 3 are diagrams for explaining a word line fabrication method of a semiconductor device according to the prior art, which is an example of an asymmetric cell having a T-shaped active region, and will be described with respect to each other.
먼저, 제1도에 도시된 바와 같이, 형성하고자 하는 반도체소자는 반도체기판(1)상에 T자 형상의 활성영역(2)이 소자분리 산화막에 의해 정의되며, 상기 활성영역(2)의 양측 부분을 지나는 워드선(3)이 형성되고, 상기 워드선(3) 사이의 활성영역(2)의 중앙 돌출 부분에 비트선 콘택(4)이 형성된다.First, as shown in FIG. 1, in the semiconductor device to be formed, an active region 2 having a T shape on the semiconductor substrate 1 is defined by an element isolation oxide film, and both sides of the active region 2 are formed. A word line 3 passing through the portion is formed, and a bit line contact 4 is formed in the central projecting portion of the active region 2 between the word lines 3.
제1도의 설계에 따라 반도체소자를 형성하면, 전체적으로 제2도에 도시되어 있는 바와 같은 레이아웃을 가지는 소자가 형성되는데, 그중 비특라인 콘택으로 예정된 S 부분에서의 단차에 의해 맞은 편 워드선(3) 형성을 위한 감광막 노광 공정시 나칭이 일어나게 된다.When the semiconductor device is formed in accordance with the design of FIG. 1, a device having a layout as shown in FIG. 2 is formed as a whole, of which word lines 3 opposite to each other due to a step in the S portion scheduled for non-specific line contacts. Naching occurs during the photosensitive film exposure process for formation.
제3도에 도시되어 있는 바와 같이, 반도체기판(1)상에 T자 형상의 활성영역(2)을 정의하는 소자분리 산화막(5)을 형성하고, 상기 활성영역(2)상에 게이트산화막(6)을 형성하며, 상기 구조의 전표면에 워드선이 되는 다결정실리콘층(7)과 감광막(8)을 순차적으로 도포한다.As shown in FIG. 3, a device isolation oxide film 5 defining a T-shaped active region 2 is formed on the semiconductor substrate 1, and a gate oxide film (2) is formed on the active region 2. 6), and the polysilicon layer 7 and the photosensitive film 8, which become word lines, are sequentially applied to the entire surface of the structure.
그 다음 광차단막 패턴(12)이 상기 다결정실리콘층(7)에서 워드선으로 예정되어 있는 부분과 대응되는 부분에 형성되어 있는 노광마스크(10)를 사용하여 노광한 후, 현상하여 감광막(8)패턴을 형성하고 이를 마스크로 다결정실리콘층(7)을 식각하여 워드선(3)을 형성한다.The light blocking film pattern 12 is then exposed using an exposure mask 10 formed at a portion of the polysilicon layer 7 corresponding to a portion intended as a word line, and then developed to develop the photoresist film 8. A pattern is formed and the polysilicon layer 7 is etched using a mask to form a word line 3.
여기서 상기의 노광 공정시 소자분리 산화막(5)이 형성되어 있어 활성영역(2)부분과 단차가 져 있으므로, 소자분리 산화막(5)의 경사 부분(S)에서의 난반사에 의해 그 맞은편 쪽의 감광막(8)이 노광되어 dl만큼 치우치게 형성된다.Here, since the element isolation oxide film 5 is formed during the exposure process and has a step with the active region 2 portion, the opposite side is caused by diffuse reflection in the inclined portion S of the element isolation oxide film 5. The photosensitive film 8 is exposed and formed to be biased by dl.
상기와 같은 종래 기술에 따른 반도체소자의 워드선 제조방법은 T자 형상의 활성영역에서 비트라인 콘택을 중심으로 대칭되게 워드선이 설계되므로, 활성영역을 정의하는 소자분리 산화막의 경계 부분에서 난반사되는 빛에 의해 나칭이 발생하고, 소자분리 산화막의 경사면에서의 반사에 의해서도 소자분리 산화막의 경계부분 맞은편의 활성영역쪽으로 워드선이 치우치게 형성되어 후속 공정, 예를 들어 비트라인 콘택이나 전하저장전극 콘택등의 공정시 공정여유도가 감소되어 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.The word line fabrication method of the semiconductor device according to the prior art as described above is a word line is symmetrically designed around the bit line contact in the T-shaped active region, so that the word line is diffusely reflected at the boundary of the device isolation oxide film defining the active region Naching occurs due to light, and word lines are biased toward the active area opposite the boundary of the device isolation oxide film by reflection on the inclined surface of the device isolation oxide film. Subsequent processes such as bit line contact or charge storage electrode contact, etc. In the process of the process margin is reduced, there is a problem that the process yield and the reliability of device operation is inferior.
본 발명은 상기와 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 T자 형상의 호라성영역을 정의하기 위한 소자분리 산화막의 경계 부분 맞은편의 워드선으로 예정되어 있는 도전층이 노출식각되지 않도록 하여 후속 공정여유도를 증가시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 워드선 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to prevent the conductive layer, which is intended to be a word line opposite the boundary portion of an element isolation oxide film to define a T-shaped homogeneous region, from being exposed etched. The present invention provides a method for manufacturing a word line of a semiconductor device, which can increase process yield and improve process yield and reliability of device operation.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 워드선 제조방법의 특징은, 반도체기판상에 T자 형상의 활성영역을 정의하는 소자분리 산화막을 형성하는 공정과, 상기 활성영역상에 게이트산화막을 형성하는 공정과, 상기 구조의 전표면에 워드선이 되는 도전층을 형성하는 공정과, 상기 도전층상에 감광막을 형성하는 공정과, 상기 활성영역의 양측을 지나고, 활성영역의 돌출부에 대하여 좌우대칭의 굴곡부를 갖는 워드선을 형성하기 위하여 상기 도전층에서 워드선으로 예정되어 있는 부분과 대응되는 부분에 광차단막 패턴이 형성되어 있는 노광마스크를 사용하여 상기 감광막을 선택 노광하되, 상기 광차단막 패턴이 형성하고자 하는 워드선에 대하여 활성영역을 중심으로 하측으로 소정거리 만큼 이동되어 형성되어 있는 노광마스크를 사용하는 공정과, 상기 감광막을 현상하여 감광막패턴을 형성하는 공정과, 상기감광막패턴을 마스크로 도전층을 식각하여 상기 활성영역의 돌출 부분에 대하여 대칭되게 형성되는 워드선을 형성하는 공정을 구비함에 있다.A feature of the word line fabrication method of a semiconductor device according to the present invention for achieving the above object is the step of forming a device isolation oxide film defining a T-shaped active region on the semiconductor substrate, and on the active region Forming a gate oxide film, forming a conductive layer that becomes a word line on the entire surface of the structure, forming a photosensitive film on the conductive layer, and passing through both sides of the active region, The photoresist is selectively exposed using an exposure mask in which a light shielding film pattern is formed in a portion corresponding to a portion of the conductive layer, which is a word line, to form a word line having a curved portion symmetrically with respect to the word line. Exposure in which the barrier layer pattern is moved by a predetermined distance downward from the active area with respect to the word line to be formed Forming a photoresist pattern by developing a photoresist film; and etching a conductive layer using the photoresist pattern as a mask to form word lines symmetrically formed with respect to the protruding portion of the active region. It's in the box.
이하, 본 발명에 따른 반도체소자의 워드선 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, a word line manufacturing method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
제4도 및 제5도는 본 발명에 따른 반도체소자의 워드선 제조방법 및 패턴형성을 설명하기 위한 도면들로서, T자형 활성영역을 갖는 반도체소자의 예이다.4 and 5 are diagrams for explaining a word line manufacturing method and a pattern formation of a semiconductor device according to the present invention, an example of a semiconductor device having a T-shaped active region.
먼저, 제4도에 도시된 바와 같이, 형성하고자 하는 반도체소자는 반도체기판(1)상에 T자 형상의 활성영역(2)을 정의하고, 상기 활성영역(2)의 양측 부분을 지나는 워드선(3)을 형성하되 상기 활성영역(2)의 중앙하부의 돌출 부분에 형성되는 비트선 콘택(4)에 대하여 아래쪽으로 치우치게 형성된다.First, as shown in FIG. 4, the semiconductor device to be formed defines a T-shaped active region 2 on the semiconductor substrate 1, and word lines passing through both sides of the active region 2. (3) is formed to be biased downward with respect to the bit line contact (4) formed in the protruding portion of the lower center of the active region (2).
이와 같은 이동된 워드선(3) 설계는 콘택홀 패턴 마스크와는 설계도면상으로는 중첩마진 여유도가 없게 되거나, 서로 단락되어 반도체설계상 에러로 나타날 수도 있는 등, 설계 규칙에 위배되더라도 워드선(3)을 비트라인 콘택(4)에 대하여 아래쪽으로 디자인 룰의 10%범위, 예를 들어 0.01~0.1정도 이동시킨다.Such a moved word line 3 design has no margin of overlap on the design drawing with the contact hole pattern mask, or may be shorted with each other and appear as an error in semiconductor design. ) 10% of the design rule downwards relative to the bitline contact 4, e.g. 0.01 to 0.1 Move it about.
그러나 이와 같이 설계 규칙에서는 중첩 마진 범위를 벗어나지만, 실제 웨이퍼상에는 비트선 콘택과는 공정마진 큰 정상적인 워드선을 얻을 수 있다.However, in this design rule, although the overlap margin is out of range, a normal word line having a process margin larger than that of a bit line contact can be obtained on an actual wafer.
즉 제4도의 설계대로 반도체소자를 형성하면, 반도체기판상에 T자형 활성영역을 정의하는 소자분리 산화막을 형성하고, 상기 활성영역상에 게이트 산화막과 다결정실리콘층 및 포짙브형 감광막을 순차적으로 형성한다.That is, when the semiconductor device is formed as shown in FIG. 4, a device isolation oxide film defining a T-shaped active region is formed on the semiconductor substrate, and a gate oxide film, a polycrystalline silicon layer, and a pore film-type photosensitive film are sequentially formed on the active region. .
그 다음 투명기판산에 광차단막 패턴이 제4도의 워드선과 대응되는 부분에 형성되어 있는 노광마스크를 사용하여 상기 감광막을 노광하고, 노광된 부분을 현상 제거하여 감광막 패턴을 형성한다.Next, the photoresist film is exposed using an exposure mask in which a light shielding film pattern is formed on a portion of the transparent substrate corresponding to the word line in FIG. 4, and the exposed portion is developed and removed to form a photoresist pattern.
그 후, 상기 감광막 패턴을 마스크로 다결정실리콘층 식각하여 워드선을 형성한다.Thereafter, the polysilicon layer is etched using the photosensitive film pattern as a mask to form word lines.
상기에서 활성영역 좌.우의 워드선이 설계시에는 비트라인 콘택에 대하여 아래쪽으로 d만큼 이동되어 있으므로, 제5도에서와 같이, 노광 공정시 소자분리 산화막의 경사 부분(S)에서의 난반사에 의해 그 맞은편 쪽의 감광막이 노광된다.Since the word lines on the left and right sides of the active region are shifted downward by d with respect to the bit line contact in the design, as shown in FIG. 5, by the diffuse reflection in the inclined portion S of the element isolation oxide film during the exposure process, as shown in FIG. The photosensitive film on the opposite side is exposed.
따라서 마스크가 d 만큼 아래쪽으로 형성되어 있으므로 실제 형성되는 위치는 종래의 위치에 비해 아래쪽으로 형성되어 결과적으로 워드선(3)은 상기 비트라인 콘택(4)을 중심으로 좌우 대칭으로 형성된다.Therefore, since the mask is formed downward by d, the actual position is formed downward compared to the conventional position, and as a result, the word line 3 is formed symmetrically about the bit line contact 4.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 워드선 제조방법은 T자 형상의 활성영역을 갖는 비대칭 메모리 단위 셀 구조에서 소자분리 산화막의 경계 부분에서의 난반사와 경사면에서의 반사에 의한 워드선의 외곡 정도를 보상해주는 방법으로서, 난반사로 변형되는 정도 거리를 양쪽 워드선을 상 하로 이동시켜 워드선의 중심점을 콘택의 중심점과 일치되도록 하였으므로, 워드선 형성이 용이하고, 주변의 기타 층들과의 공정마진 여유도가 증가되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, the word line fabrication method of the semiconductor device according to the present invention is a distortion of the word line due to the reflection on the inclined surface and the diffuse reflection at the boundary portion of the isolation oxide film in the asymmetric memory unit cell structure having a T-shaped active region As a method of compensating the accuracy, the distance between the lines transformed by the diffuse reflection is moved up and down so that the center point of the word line coincides with the center point of the contact, so that the word line is easily formed and the process margin with other layers around The degree is increased, there is an advantage that can improve the process yield and the reliability of device operation.
Claims (3)
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950030480A KR100209363B1 (en) | 1995-09-18 | 1995-09-18 | Method of manufacturing word line of semiconductor device |
JP8246675A JP2850879B2 (en) | 1995-09-18 | 1996-09-18 | Semiconductor device word line manufacturing method |
US08/715,631 US5834161A (en) | 1995-09-18 | 1996-09-18 | Method for fabricating word lines of a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950030480A KR100209363B1 (en) | 1995-09-18 | 1995-09-18 | Method of manufacturing word line of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970018233A KR970018233A (en) | 1997-04-30 |
KR100209363B1 true KR100209363B1 (en) | 1999-07-15 |
Family
ID=19427106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950030480A KR100209363B1 (en) | 1995-09-18 | 1995-09-18 | Method of manufacturing word line of semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100209363B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100431323B1 (en) * | 1997-11-01 | 2004-06-16 | 주식회사 하이닉스반도체 | Exposure mask |
-
1995
- 1995-09-18 KR KR1019950030480A patent/KR100209363B1/en not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100431323B1 (en) * | 1997-11-01 | 2004-06-16 | 주식회사 하이닉스반도체 | Exposure mask |
Also Published As
Publication number | Publication date |
---|---|
KR970018233A (en) | 1997-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100831445B1 (en) | Fabrication method of semiconductor integrated circuit device | |
US7041568B2 (en) | Method for the production of a self-adjusted structure on a semiconductor wafer | |
KR100351652B1 (en) | Fabrication of a high density, long channel dram gate, with or without a grooved gate | |
US6531357B2 (en) | Method of manufacturing a semiconductor device | |
US20080268381A1 (en) | Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold | |
US6072242A (en) | Contact structure of semiconductor memory device for reducing contact related defect and contact resistance and method for forming the same | |
KR100306446B1 (en) | Microdevice and structural components of the same | |
US20080171291A1 (en) | Manufacturing method for semiconductor device | |
US20030073038A1 (en) | Fabrication method of semiconductor integrated circuit device and mask | |
KR950002876B1 (en) | Process for fabricating an integrated circuit by a repetition of exposure of a semiconductor pattern | |
KR100209363B1 (en) | Method of manufacturing word line of semiconductor device | |
US7144690B2 (en) | Photolithographic methods of using a single reticle to form overlapping patterns | |
KR0169598B1 (en) | Process of manufacturing semiconductor device word line | |
JP2850879B2 (en) | Semiconductor device word line manufacturing method | |
KR100188797B1 (en) | Method for manufacturing pattern layer having different minimum feature sizes | |
KR0179552B1 (en) | Phase shift mask for manufacturing contact hole | |
US5981114A (en) | Photoresist check patterns in highly integrated circuits having multi-level interconnect layers | |
KR100268326B1 (en) | Method of fabricating simiconductor device | |
KR20010110186A (en) | Method for manufacturing semiconductor devices | |
JP2003140320A (en) | Method for manufacturing mask and method for manufacturing semiconductor integrated circuit device | |
US20020168590A1 (en) | Method of forming storage nodes in a DRAM | |
US20240027890A1 (en) | Reflective mask and method of designing anti-reflection pattern of the same | |
KR970007432B1 (en) | Photomask for the formation of charge storage electrode | |
KR0171944B1 (en) | Micro-pattern forming method of semiconductor device | |
JP2000150342A (en) | Manufacture of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120323 Year of fee payment: 14 |
|
LAPS | Lapse due to unpaid annual fee |